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CY28408

更新时间： 2024-11-11 22:50:39
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赛普拉斯 - CYPRESS 时钟
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19页 213K
描述
Clock Synthesizer with Differential CPU Outputs

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CY28408 数据手册

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CY28408  
Clock Synthesizer with Differential CPU Outputs  
• Six copies of 3V66 clocks  
• SMBus support with read back capabilities  
Features  
• Compatible to Intel® CK 408 Mobile Clock Synthesizer  
• Support Intel P4 and Brookdale CPU  
• Specifications  
• Spread Spectrum electromagnetic interference (EMI)  
reduction  
• Dial-A-Frequency® features  
• Dial-A-dBfeatures  
• 3.3V power supply  
• Three differential CPU clocks  
• Ten copies of PCI clocks  
• 56-pin TSSOP package  
Table 1. Frequency Table[1]  
S2  
1
1
1
1
0
0
0
0
S1  
0
0
1
1
0
0
1
1
S0  
0
1
0
1
0
1
0
1
CPU(0:2)  
100 MHz  
133 MHz  
3V66  
66 MHz  
66 MHz  
PCI_PCIF  
33 MHz  
33 MHz  
Reserved  
33 MHz  
33 MHz  
33 MHz  
Reserved  
33 MHz  
Hi-Z  
REF  
14.318 MHz  
14.318 MHz  
USB/DOT  
48 MHz  
48 MHz  
166 MHz  
66 MHz  
100 MHz  
66 MHz  
66 MHz  
66 MHz  
14.318 MHz  
14.318 MHz  
14.318 MHz  
48 MHz  
48 MHz  
48 MHz  
133 MHz  
Hi-Z  
TCLK/2  
66 MHz  
Hi-Z  
TCLK/4  
14.318 MHz  
Hi-Z  
48 MHz  
Hi-Z  
TCLK/2  
M
M
0
0
0
1
TCLK/8  
TCLK  
Pin Configuration  
Block Diagram  
1
56  
55  
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
REF  
VDD  
XIN  
XIN  
REF  
2
S1  
XOUT  
3
S0  
XOUT  
VSS  
4
CPU_STP#  
CPUT0  
CPUC0  
VDD  
CPUT(0:2)  
5
PLL1  
PCIF0  
PCIF1  
PCIF2  
VDD  
CPUC(0:2)  
6
7
CPU_STP#  
8
CPUT1  
CPUC1  
VSS  
IREF  
9
VSS  
VSSIREF  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
PCI0  
3V66_0  
S(0:2)  
VDD  
EPCI1/PCI1  
PCI2  
CPUT2  
CPUC2  
MULT0  
IREF  
3V66_1/VCH  
MULT0  
EPCI3/PCI3  
VDD  
VTT_PWRGD#  
PCI_STP#  
/2  
PCI(0:6)  
VSS  
VSSIREF  
S2  
PCI4  
PCI_F(0:2)  
48M_USB  
48M_DOT  
PCI5  
48M_USB  
48M_DOT  
VDD  
PLL2  
PCI6  
VDD  
VSS  
VSS  
3V66_2  
3V66_3  
3V66_4  
3V66_5  
PD#  
WD  
PD#  
3V66_1/VCH  
PCI_STP#  
3V66_0  
VDD  
Logic  
I2C  
SDATA  
SCLK  
Logic  
VSS  
3V66[2:5]  
VDDA  
VSSA  
SCLK  
Power  
VDDA  
SDATA  
VTT_PWRGD#  
Up Logic  
Note:  
1. TCLK is a test clock driven on the XTAL_IN input during test mode. M = driven to a level between 1.0V and 1.8V. If the S2 pin is at a M level during power-up, an  
0 state will be latched into the device’s internal state register.  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose, CA 95134  
•
408-943-2600  
Document #: 38-07617 Rev. **  
Revised December 17, 2003  
1234567...19

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型号 品牌 获取价格 描述 数据表
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