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CY28351OCT PDF预览

CY28351OCT

更新时间： 2024-01-30 13:36:43
品牌 Logo 应用领域
SPECTRALINEAR 驱动器逻辑集成电路光电二极管时钟
页数 文件大小 规格书
7页 146K
描述
Differential Clock Buffer/Driver

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CY28351OCT 技术参数

生命周期：Obsolete零件包装代码：SSOP
包装说明：SSOP,针数：48
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.42Is Samacsys：N
系列：28351输入调节：MUX
JESD-30 代码：R-PDSO-G48JESD-609代码：e0
长度：15.875 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
湿度敏感等级：1功能数量：1
反相输出次数：端子数量：48
实输出次数：10最高工作温度：70 °C
最低工作温度：输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：SSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：220传播延迟（tpd）：6 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.1 ns
座面最大高度：2.794 mm最大供电电压 (Vsup)：2.625 V
最小供电电压 (Vsup)：2.375 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：0.635 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7.5057 mm
最小 fmax：60 MHzBase Number Matches：1

CY28351OCT 数据手册

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CY28351  
Differential Clock Buffer/Driver  
Description  
Features  
• Supports 333-MHz and 400-MHz DDR SDRAM  
• 60- – 200-MHz operating frequency  
This PLL clock buffer is designed for 2.5-VDD and 2.5-AVDD  
operation and differential outputs levels.  
• Phase-locked loop (PLL) clock distribution for double  
data rate synchronous DRAM applications  
This device is a zero delay buffer that distributes a clock input  
(CLKIN) to ten differential pairs of clock outputs (YT[0:9],  
YC[0:9]) and one feedback clock output (FBOUT). The clock  
outputs are individually controlled by the serial inputs SCLK  
and SDATA.  
• Distributes one clock input to ten differential outputs  
• Externalfeedbackpin(FBIN)isusedtosynchronizethe  
outputs to the clock input  
The two-line serial bus can set each output clock pair (YT[0:9],  
YC[0:9]) to the Hi-Z state. When AVDD is grounded, the PLL is  
turned off and bypassed for the test purposes.  
• Conforms to the DDRI specification  
• Spread Aware for electromagnetic interference (EMI)  
reduction  
The PLL in this device uses the input clock (CLKIN) and the  
feedback clock (FBIN) to provide high-performance, low-skew,  
low-jitter output differential clocks.  
• 48-pin SSOP package  
Block Diagram  
Pin Configuration  
10  
1
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
VSS  
YC5  
VSS  
YC0  
YT0  
YC0  
2
YT1  
YC1  
3
YT5  
YT0  
4
VDDQ  
YT6  
VDDQ  
YT1  
YT2  
YC2  
5
6
YC6  
YC1  
7
VSS  
YT3  
VSS  
VSS  
YC2  
YC3  
SCLK  
Serial  
Interface  
Logic  
8
VSS  
YT4  
YC4  
9
YC7  
SDATA  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
YT7  
YT2  
VDDQ  
SDATA  
NC  
YT5  
YC5  
VDD  
SCLK  
CLKIN  
NC  
YT6  
YC6  
FBIN  
VDDQ  
CLKIN  
FBIN  
YT7  
YC7  
VDDI  
AVDD  
AVSS  
VSS  
YC3  
FBOUT  
NC  
PLL  
YT8  
YC8  
VSS  
YC8  
YT8  
YT9  
YC9  
YT3  
VDDQ  
YT9  
VDDQ  
YT4  
AVDD  
FBOUT  
YC9  
VSS  
YC4  
VSS  
Rev 1.0, November 21, 2006  
Page 1 of 7  
www.SpectraLinear.com  
2200 Laurelwood Road, Santa Clara, CA 95054  
Tel:(408) 855-0555 Fax:(408) 855-0550  
1234567

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与CY28351OCT相关器件

型号 品牌 获取价格 描述 数据表
CY28351OI-400 SILICON

获取价格

 		PLL Based Clock Driver, PDSO48, SSOP-48
CY28351OI-400T SILICON

获取价格

 		Clock Driver
CY28352 SPECTRALINEAR

获取价格

 		Differential Clock Buffer/Driver DDR400- and DDR333-Compliant
CY28352 CYPRESS

获取价格

 		Differential Clock Buffer/Driver DDR400- and DDR333-Compliant
CY28352OC SPECTRALINEAR

获取价格

 		Differential Clock Buffer/Driver DDR400- and DDR333-Compliant
CY28352OC CYPRESS

获取价格

 		Differential Clock Buffer/Driver DDR400- and DDR333-Compliant
CY28352OC SILICON

获取价格

 		PLL Based Clock Driver, 28352 Series, 6 True Output(s), 0 Inverted Output(s), PDSO28, 5.30
CY28352OC-400 SILICON

获取价格

 		PLL Based Clock Driver, PDSO28, 5.3 MM, SOP-28
CY28352OCT CYPRESS

获取价格

 		Differential Clock Buffer/Driver DDR400- and DDR333-Compliant
CY28352OCT SPECTRALINEAR

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 		Differential Clock Buffer/Driver DDR400- and DDR333-Compliant

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