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CY24246PVCT

更新时间： 2024-09-28 14:48:43
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 时钟光电二极管外围集成电路晶体
页数 文件大小 规格书
9页 193K
描述
Processor Specific Clock Generator, 100MHz, CMOS, PDSO48, 0.300 INCH, MO-118AA, SSOP-48

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CY24246PVCT 技术参数

生命周期：Obsolete零件包装代码：SSOP
包装说明：SSOP,针数：48
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.78
Is Samacsys：N其他特性：ALSO REQUIRES 2.5V SUPPLY
JESD-30 代码：R-PDSO-G48JESD-609代码：e0
长度：15.88 mm端子数量：48
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：100 MHz封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH主时钟/晶体标称频率：14.31818 MHz
认证状态：Not Qualified座面最大高度：2.79 mm
最大供电电压：3.63 V最小供电电压：2.97 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：TIN LEAD端子形式：GULL WING
端子节距：0.635 mm端子位置：DUAL
宽度：7.52 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：1

CY24246PVCT 数据手册

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46  
CY24246  
Laser Printer System Frequency Synthesizer  
CPU, SDRAM Output on Resistance: .............................15Ω  
Features  
CPU0:3 to SDRAM0:11 Clock Skew: ..........................250 ps  
• Maximized EMI suppression using Cypress’s Spread  
Spectrum technology  
Logic inputs have 250K ohm pull-up resistors  
Table 1. Pin-selectable Frequency[1]  
CPU(0:3),  
• Reduces measured EMI by as much as 10 dB  
• Four skew-controlled copies of CPU output  
• Twelve skew-controlled copies of SDRAM output  
• One copy of 14.31818-MHz reference output  
• One copy of 48-MHz USB clock (not spread)  
• Selectable SSFTG modulation width  
FS1 FS0  
SDRAM(0:11)  
USBCLK  
0
0
1
1
0
1
0
1
Reserved  
100 MHz  
Reserved  
50 MHz  
Reserved  
48 MHz  
Reserved  
48 MHz  
• Available in 48-pin SSOP (300 mil)  
Key Specifications  
Table 2. Spread Characteristics  
Supply Voltage:  
VDDCORE:......................................................... 3.3V ± 10%  
CPU(0:3),  
SDRAM(0:11)  
SSON#  
SS%1  
SS%0  
VDDC: ................................................................... 2.5V ± 5%  
VDDS: .................................................................. 3.3V ± 10%  
VDDU: .............................................3.3V ± 10% or 2.5V ± 5%  
CPU Clock Cycle to Cycle Jitter: ................................ 150ps  
CPU0:3, Clock Skew: ................................................. 150ps  
USBCLK accuracy: ................................................. 400 ppm  
USBCLK long term jitter:........................................... ±500 ps  
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
–0.5%  
–1.0%  
–2.5%  
–3.75%  
0 (off)  
0 (off)  
0 (off)  
0 (off)  
Block Diagram  
[2, 3]  
Pin Configuration  
REF  
X1  
X2  
XTAL  
OSC  
GND  
VDDCORE  
VDDCORE  
REF  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
USBCLKEN  
GND  
1
2
3
4
5
6
7
8
9
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
USBCLK  
PLL Ref Freq  
VDDU  
GND  
VDDCORE  
GND  
GND  
SSON#  
X1  
X2  
GND  
CPU0  
SS%1  
SS%0  
SDRAM11  
SDRAM10  
VDDS  
SDRAM9  
SDRAM8  
GND  
SDRAM7  
SDRAM6  
VDDS  
SDRAM5  
SDRAM4  
GND  
VDDCORE  
*SD4EN  
*SD8EN  
*SS%0  
CPU1  
VDDC  
CPU0:3  
CPU2  
CPU3  
SDRAM0:3  
GND  
SDRAM0  
SDRAM1  
VDDS  
PLL 1  
SDRAM4:7  
SDRAM8:11  
FS0  
FS1  
SD4EN  
SDRAM2  
SDRAM3  
GND  
VDDS  
SD8EN  
SS%1*  
SSON#^  
FS1*  
FS0*  
USBCLKEN  
USBCLK  
PLL 2  
Notes:  
1. All clock output loaded with maximum lump capacitance test load specified in AC Electrical Characteristics section.  
2. Signals marked with [*] have internal pull-up resistors.  
3. Signals marked with [^] have internal pull-down resistors.  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Document #: 38-07346 Rev. **  
Revised January 22, 2002  
1234567...9

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型号 品牌 获取价格 描述 数据表
CY24260ZC CYPRESS

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