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CY2414ZC

更新时间： 2024-01-29 03:26:30

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赛普拉斯 - CYPRESS		时钟光电二极管外围集成电路晶体
页数	文件大小	规格书
8页	106K
描述
Clock Generator, 155.52MHz, CMOS, PDSO16, TSSOP-16

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CY2414ZC 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	TSSOP
包装说明：	TSSOP-16	针数：	16
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.92
JESD-30 代码：	R-PDSO-G16	JESD-609代码：	e0
长度：	5 mm	湿度敏感等级：	1
端子数量：	16	最高工作温度：	70 °C
最低工作温度：		最大输出时钟频率：	155.52 MHz
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP16,.25	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	峰值回流温度（摄氏度）：	240
电源：	2.5,3.3 V	主时钟/晶体标称频率：	30 MHz
认证状态：	Not Qualified	座面最大高度：	1.2 mm
子类别：	Clock Generators	最大压摆率：	60 mA
最大供电电压：	3.6 V	最小供电电压：	3 V
标称供电电压：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	TIN LEAD	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	宽度：	4.4 mm
uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER	Base Number Matches：	1

CY2414ZC 数据手册

CY2414

ADVANCE INFORMATION

Recommended Operating Conditions

Parameter Description

VDD Operating Voltage

Min.

3.0

Typ.

3.3

Max.

3.6

Unit

VDDL

T_A

Operating Voltage

2.375

2.5

Ambient Temperature

° C

C_LOAD

Max. Load Capacitance

VDD/VDDL=3.3V

C_LOAD

Max. Load Capacitance

VDDL=2.5V

P_max

f_REF

Max. Output Power Dissipation

Driven Reference Frequency

210

° C /W

MHz

64.8

DC Electrical Characteristics

Parame-

ter^[3]

I_OH

Name

Description

VOH = VDD – 0.5, VDD/VDDL=3.3 V

VOL = 0.5, VDD/VDDL = 3.3V

VOH = VDDL– 0.5, VDDL = 2.5V

VOH = VDDL – 0.5, VDDL = 2.5V

CMOS levels, 70% of VDD

CMOS levels, 30% of VDD

SPI Pins

Min.

Typ.

Max.

Unit

VDD

Output High Current

Output Low Current

Output High Current

Output Low Current

Input High Voltage

Input Low Voltage

Input Capacitance

I_OL

I_OH

I_OL

V_IH

0.7

V_IL

0.3

C_IN

I_IZ

Input Leakage Current SPI Pins

µA

I_VDD

I_VDDL

Supply Current

AVDD/VDD Current

VDDL Current (VDDL = 3.6V)

VDDL Current (VDDL = 2.625V)

AC Electrical Characteristics (VDD/VDDL = 3.3V)

Parameter^[3]

Name

Description

Min.

Typ.

Max.

Unit

Output Duty Cycle

Duty Cycle is defined in Figure 2; t1/t2 fOUT>

100 MHz, 50% of VDD

Duty Cycle is defined in Figure 2; t1/t2

fOUT<100 MHz, 50% of VDD

0.8

1.4

Rising Edge Slew Rate Output Clock Rise Time, 20% - 80% of

VDD/VDDL

V/ns

Falling Edge Slew

Rate

Output Clock Fall Time, 80% to 20% of

VDD/VDDL

Clock Jitter

Peak to Peak period jitter

250

t10

PLL Lock Time

Note:

3. Not 100% tested.

1 234 5 6 7 8

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