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CXL5514M/P

更新时间： 2024-01-29 19:48:50

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描述
CMOS-CCD 1H Delay Line for PAL

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CXL5514M/P 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	DIP	包装说明：	DIP, DIP8,.3
针数：	8	Reach Compliance Code：	unknown
HTS代码：	8542.39.00.01	风险等级：	5.92
Is Samacsys：	N	商用集成电路类型：	CONSUMER CIRCUIT
JESD-30 代码：	R-PDIP-T8	JESD-609代码：	e0
长度：	9.4 mm	功能数量：	1
端子数量：	8	最高工作温度：	60 °C
最低工作温度：	-10 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	DIP	封装等效代码：	DIP8,.3
封装形状：	RECTANGULAR	封装形式：	IN-LINE
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	5 V
认证状态：	Not Qualified	座面最大高度：	4.1 mm
子类别：	Other Consumer ICs	最大压摆率：	20 mA
最大供电电压 (Vsup)：	5.25 V	最小供电电压 (Vsup)：	4.75 V
表面贴装：	NO	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	THROUGH-HOLE	端子节距：	2.54 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	7.62 mm	Base Number Matches：	1

CXL5514M/P 数据手册

CXL5514M/P

CMOS-CCD 1H Delay Line for PAL

For the availability of this product, please contact the sales office.

Description

CXL5514M

CXL5514P

The CXL5514M/P are CMOS-CCD delay line ICs

designed for processing video signals. This ICs

provide a 1H delay time for PAL signals including

the external lowpass filter.

8 pin SOP (Plastic)

8 pin DIP (Plastic)

Features

• Single 5V power supply

• Low power consumption

• Built-in peripheral circuit

• Built-in tripling PLL circuit

• Sync tip clamp mode

Input Signal Amplitude

V^SIG500mVp-p (Typ.), 575mVp-p (Max.)

(at internal clamp condition)

Absolute Maximum Ratings (Ta = 25°C)

• Supply voltage

VDD

°C

Functions

• 848-bit CCD register

• Clock driver

• Auto-bias circuit

• Sync tip clamp circuit

• Sample and hold circuit

• Tripling PLL circuit

• Inverted output

• Operating temperature Topr

• Storage temperature Tstg

• Allowable power dissipation

–10 to +60

–55 to +150

CXL5514M 350

CXL5514P 480

Recommended Operating Range (Ta = 25°C)

VDD 5V ± 5%

Structure

CMOS-CCD

Recommended Clock Conditions (Ta = 25°C)

• Input clock amplitude

VCLK 0.2 to 1.0Vp-p (0.4Vp-p Typ.

• Clock frequency 4.433619MHz

• Input clock waveform Sine wave

)

fCLK

Block Diagram and Pin Configuration (Top View)

VDD

VCO OUT

VCO IN

CLK

PLL

Auto-bias circuit

Timing circuit

Clock driver

Bias circuit A

Bias circuit B

Clamp circuit

CCD

(848 bit)

Output circuit

(S/H 1 bit)

OUT

VSS

Sony reserves the right to change products and specifications without prior notice. This information does not convey any license by

any implication or otherwise under any patents or other right. Application circuits shown, if any, are typical examples illustrating the

operation of the devices. Sony cannot assume responsibility for any problems arising out of the use of these circuits.

– 1 –

E94903-ST

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型号	品牌	获取价格	描述	数据表
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