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CXL5509M/P

更新时间： 2024-02-03 12:43:26

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12页	152K
描述
CMOS-CCD 1H/2H Delay Line for NTSC

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CXL5509M/P 技术参数

生命周期：	Obsolete	零件包装代码：	DIP
包装说明：	DIP, DIP16,.3	针数：	16
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.84	商用集成电路类型：	CONSUMER CIRCUIT
JESD-30 代码：	R-PDIP-T16	长度：	19.2 mm
功能数量：	1	端子数量：	16
最高工作温度：	60 °C	最低工作温度：	-10 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	DIP
封装等效代码：	DIP16,.3	封装形状：	RECTANGULAR
封装形式：	IN-LINE	电源：	5 V
认证状态：	Not Qualified	座面最大高度：	4.1 mm
子类别：	Other Consumer ICs	最大压摆率：	36 mA
最大供电电压 (Vsup)：	5.25 V	最小供电电压 (Vsup)：	4.75 V
表面贴装：	NO	技术：	CMOS
温度等级：	COMMERCIAL	端子形式：	THROUGH-HOLE
端子节距：	2.54 mm	端子位置：	DUAL
宽度：	7.62 mm	Base Number Matches：	1

CXL5509M/P 数据手册

CXL5509M/P

Pin Description

Pin No.

Symbol

Description

Signal input

(Non-inverted signal)

Gate bias 1 DC output

Gate bias 2 DC input

Impedance

I/O

> 10kΩ (at no clamp)

VG1

VG2

1H signal output

(Inverted signal)

OUT1

VSS

—

40 to 500Ω

GND

2H signal output

(Inverted signal)

OUT2

VSS (VCO OUT) (O)

GND or VCO output (4fsc)

GND

VSS

—

VDD

Power supply (5V)

Clock input (fsc)

GND

CLK

VSS

> 10kΩ

—

PC OUT

VCO IN

VDD

Phase comparator output

VCO input

—

Power supply (5V)

Autobias DC output

GND

600 to 200kΩ

VSS

Description of Pin 3 (VG2)

Control of input signal clamp condition

0V ........ Sync tip clamp condition

5V ........ Center bias condition

The input signal is biased to approx. 2.1V by means of the IC internal resistance (approx. 10kΩ).

In this mode, the input signal is limited to APL 50% and the maximum input signal amplitude is at

200mVp-p.

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