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CD40106BKNSR

更新时间： 2024-09-14 14:49:15

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瑞萨 - RENESAS		输入元件逻辑集成电路
页数	文件大小	规格书
9页	74K
描述
4000/14000/40000 SERIES, HEX 1-INPUT INVERT GATE, CDFP14, METAL SEALED, CERAMIC, DFP-14

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CD40106BKNSR 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	DFP	包装说明：	DFP,
针数：	14	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.46
系列：	4000/14000/40000	JESD-30 代码：	R-CDFP-F14
逻辑集成电路类型：	INVERTER	湿度敏感等级：	1
功能数量：	6	输入次数：	1
端子数量：	14	最高工作温度：	125 °C
最低工作温度：	-55 °C	封装主体材料：	CERAMIC, METAL-SEALED COFIRED
封装代码：	DFP	封装形状：	RECTANGULAR
封装形式：	FLATPACK	峰值回流温度（摄氏度）：	225
传播延迟（tpd）：	378 ns	认证状态：	Not Qualified
座面最大高度：	2.92 mm	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	技术：	CMOS
温度等级：	MILITARY	端子形式：	FLAT
端子节距：	1.27 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	6.285 mm
Base Number Matches：	1

CD40106BKNSR 数据手册

CD40106BMS

CMOS Hex Schmitt Triggers

December 1992

Features

Pinout

CD40106BMS

TOP VIEW

• High Voltage Type (20V Rating)

• Schmitt Trigger Action with No External Components

• Hysteresis Voltage (Typ.)

- 0.9V at VDD = 5V

G = A

14 VDD

13 F

2.3V at VDD = 10V

12 L = F

11 E

- 3.5V at VDD = 15V

H = B

• Noise Immunity Greater than 50%

• No Limit on Input Rise and Fall Times

• Low VDD to VSS Current During Slow Input Ramp

• 100% Tested for Quiescent Current at 20V

• 5V, 10V and 15V Parametric Ratings

10 K = E

I = C

VSS

J = D

• Maximum Input Current of 1µA at 18V Over Full Pack- Functional Diagram

age Temperature Range; 100nA at 18V and +25^oC

• Standardized Symmetrical Output Characteristics

G = A

H = B

I = C

• Meets All Requirements of JEDEC Tentative Standard

No. 13B, “Standard Speciﬁcations for Description of

‘B’ Series CMOS Devices”

Applications

• Wave and Pulse Shapers

• High Noise Environment Systems

• Monostable Multivibrators

• Astable Multivibrators

J = D

K = E

L = F

Description

CD40106BMS consists of six Schmitt trigger circuits. Each

circuit functions as an inverter with Schmitt trigger action on

the input. The trigger switches at different points for positive

and negative going signals. The difference between the

positive going voltage (VP) and the negative going voltage

(VN) is deﬁned as hysteresis voltage (VH) (see Figure 17).

Logic Diagram

1 (3, 5, 9, 11, 13)

2 (4, 6, 8, 10, 12)

The CD40106BMS is supplied in these 14 lead outline

packages:

VDD

Braze Seal DIP

Frit Seal DIP

H4Q

H1B

H3W

ALL INPUTS ARE PROTECTED

BY CMOS PROTECTION

NETWORK

Ceramic Flatpack

VSS

FIGURE 1. 1 OF 6 SCHMITT TRIGGERS

CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.

File Number 3354

7-1327

12 3 4 5 6 7...9

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