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ATF1504SVL-20JC68

更新时间： 2024-01-02 19:09:01
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21页 522K
描述
Electrically-Erasable Complex PLD

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ATF1504SVL-20JC68 技术参数

是否Rohs认证： 不符合生命周期：Transferred
包装说明：QCCJ, LDCC68,1.0SQReach Compliance Code：compliant
风险等级：5.88其他特性：YES
系统内可编程：YESJESD-30 代码：S-PQCC-J68
JESD-609代码：e0JTAG BST：YES
湿度敏感等级：3宏单元数：64
端子数量：68最高工作温度：70 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装等效代码：LDCC68,1.0SQ
封装形状：SQUARE封装形式：CHIP CARRIER
电源：3.3 V可编程逻辑类型：EE PLD
传播延迟：20 ns认证状态：Not Qualified
子类别：Programmable Logic Devices标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：J BEND端子节距：1.27 mm
端子位置：QUADBase Number Matches：1

ATF1504SVL-20JC68 数据手册

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Features  
• High-density, High-performance, Electrically-erasable  
Complex Programmable Logic Device  
– 3.0 to 3.6V Operating Range  
– 64 Macrocells  
– 5 Product Terms per Macrocell, Expandable up to 40 per Macrocell  
– 44, 68, 84, 100 Pins  
– 15 ns Maximum Pin-to-pin Delay  
– Registered Operation up to 77 MHz  
– Enhanced Routing Resources  
• In-System Programmability (ISP) via JTAG  
Low-voltage,  
Complex  
Programmable  
Logic Device  
• Flexible Logic Macrocell  
– D/T/Latch Configurable Flip-flops  
– Global and Individual Register Control Signals  
– Global and Individual Output Enable  
– Programmable Output Slew Rate  
– Programmable Output Open-collector Option  
– Maximum Logic Utilization by Burying a Register with a COM Output  
• Advanced Power Management Features  
– Automatic 5 µA Standby for “L” Version  
– Pin-controlled 100 µA Standby Mode (Typical)  
– Programmable Pin-keeper Circuits on Inputs and I/Os  
– Reduced-power Feature per Macrocell  
• Available in Commercial and Industrial Temperature Ranges  
• Available in 44-, 68-, and 84-lead PLCC; 44- and 100-lead TQFP; and 100-lead PQFP  
• Advanced EE Technology  
ATF1504ASV  
ATF1504ASVL  
– 100% Tested  
– Completely Reprogrammable  
– 10,000 Program/Erase Cycles  
– 20 Year Data Retention  
– 2000V ESD Protection  
– 200 mA Latch-up Immunity  
• JTAG Boundary-scan Testing to IEEE Std. 1149.1-1990 and 1149.1a-1993 Supported  
• PCI-compliant  
• Security Fuse Feature  
Enhanced Features  
• Improved Connectivity (Additional Feedback Routing, Alternate Input Routing)  
• Output Enable Product Terms  
• Transparent-latch Mode  
• Combinatorial Output with Registered Feedback within Any Macrocell  
• Three Global Clock Pins  
• ITD (Input Transition Detection) Circuits on Global Clocks, Inputs and I/O  
• Fast Registered Input from Product Term  
• Programmable “Pin-keeper” Option  
• VCC Power-up Reset Option  
• Pull-up Option on JTAG Pins TMS and TDI  
• Advanced Power Management Features  
– Edge-controlled Power-down “L”  
– Individual Macrocell Power Option  
– Disable ITD on Global Clocks, Inputs and I/O  
Rev. 1409F–09/00  
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