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ATF1504ASV-15JI68

更新时间： 2024-01-09 07:10:44
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爱特美尔 - ATMEL 可编程逻辑器件
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29页 312K
描述
Low-voltage, Complex Programmable Logic Device

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ATF1504ASV-15JI68 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：LCC包装说明：QCCJ, LDCC68,1.0SQ
针数：68Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.75
其他特性：YES最大时钟频率：100 MHz
系统内可编程：YESJESD-30 代码：S-PQCC-J68
JESD-609代码：e0JTAG BST：YES
长度：24.2315 mm湿度敏感等级：3
专用输入次数：I/O 线路数量：48
宏单元数：64端子数量：68
最高工作温度：85 °C最低工作温度：-40 °C
组织：0 DEDICATED INPUTS, 48 I/O输出函数：MACROCELL
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装等效代码：LDCC68,1.0SQ封装形状：SQUARE
封装形式：CHIP CARRIER峰值回流温度（摄氏度）：225
电源：2.5/3.3,3.3 V可编程逻辑类型：EE PLD
传播延迟：15 ns认证状态：Not Qualified
座面最大高度：4.572 mm子类别：Programmable Logic Devices
最大供电电压：3.6 V最小供电电压：3 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：24.2316 mm
Base Number Matches：1

ATF1504ASV-15JI68 数据手册

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Input Diagram  
I/O Diagram  
Speed/Power  
Management  
The ATF1504ASV(L) has several built-in speed and power management features. The  
ATF1504ASV(L) contains circuitry that automatically puts the device into a low power  
standby mode when no logic transitions are occurring. This not only reduces power con-  
sumption during inactive periods, but also provides proportional power savings for most  
applications running at system speeds below 5 MHz. This feature may be selected as a  
device option.  
To further reduce power, each ATF1504ASV(L) macrocell has a reduced-power bit fea-  
ture. This feature allows individual macrocells to be configured for maximum power  
savings. This feature may be selected as a design option.  
All ATF1504ASV(L) also have an optional power-down mode. In this mode, current  
drops to below 5 mA. When the power-down option is selected, either PD1 or PD2 pins  
(or both) can be used to power down the part. The power-down option is selected in the  
design source file. When enabled, the device goes into power down when either PD1 or  
PD2 is high. In the power-down mode, all internal logic signals are latched and held, as  
are any enabled outputs.  
All pin transitions are ignored until the PD pin is brought low. When the power-down fea-  
ture is enabled, the PD1 or PD2 pin cannot be used as a logic input or output. However,  
the pin’s macrocell may still be used to generate buried foldback and cascade logic  
signals.  
8
ATF1504ASV(L)  
1409I–PLD–2/03  
1...567891011...29

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