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ASVMX-343.750MHZ-3ENS

更新时间： 2024-09-18 03:54:47
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ABRACON /
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7页 7872K
描述
LVDS Output Clock Oscillator,

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ASVMX-343.750MHZ-3ENS 数据手册

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Ultra-Low Phase Jitter SMD Clock Oscillator  
ASVMX  
RoHS/RoHS II compliant  
Pb  
ESD Sensitive  
7.0 x 5.0 x 1.4mm  
Moisture Sensitivity Level – MSL 3  
APPLICATIONS:  
FEATURES:  
• Communications  
• Backplane reference clock  
• FPGA gh Performance  
• Excellent integrated phase jitter  
• ±50ppm total frequency stability over -40°C to +85°C temperature range •10/40/400 Gigabit Ethernet  
• Output Type: LVCMOS, LVDS, LVPECL, HCSL  
• Industry standard 6-Pin 7 x 5mm LGA package  
• Fiber Channel 10G/12G SERDES  
• PCI-Express  
• Storage  
KEY ELECTRICAL SPECIFICATIONS  
Absolute Maximum Ratings  
Item  
Supply Voltage  
Minimum  
-0.3  
Maximum  
+3.6  
Unit  
V
Condition  
Storage Temp.  
Lead Temp.(soldering, 10s)  
ESD (HBM)  
+125  
+260  
2
°C  
°C  
kV  
-55  
Common Key Electrical Specifications – LVCMOS, LVPECL, LVDS, HCSL  
Parameters  
Minimum  
Typical  
Maximum Units  
Notes  
Please see Table 1- Frequency Code for  
available frequencies  
Frequency  
Output Type  
LVCMOS, LVPECL, LVDS, HCSL  
Operating Temperature (TA)  
Overall Frequency Stability (1)  
Supply Voltage (VDD)  
-40  
-50  
+2.375  
+85  
+50  
+3.63  
°C  
ppm  
V
Key Electrical Specifications – LVCMOS  
VDD = 2.375 - 3.63V, TA = -40°C to +85°C, output terminated with 50 Ohms to VDD/2.(2)  
Parameters  
Supply Current (IDD)  
Minimum  
Typical  
Maximum Units  
Notes  
95  
mA  
V
VOH  
VOL  
VDD -0.8  
Output Logic Level  
0.6  
20  
500  
500  
55  
V
Start-up time (Tstart  
Rise Time (Tr)  
Fall Time (Tf)  
Duty Cycle  
)
ms  
ps  
ps  
%
100  
100  
45  
No load  
20% to 80%  
RMS Phase Noise  
Frequency dependent  
Key Electrical Specifications – LVPECL  
VDD = 2.375 - 3.63V, TA = -40°C to +85°C, outputs terminated with 50 Ohms to VDD - 2.(2)  
Parameters  
Supply Current (IDD)  
Minimum  
Typical  
Maximum  
120  
VDD-0.8  
VDD-1.6  
0.95  
Units  
mA  
V
V
V
Notes  
VOH  
VOL  
)
VDD-1.35  
VDD-2.0  
0.65  
VDD-1.01  
VDD-1.78  
0.77  
Output Logic Level  
Peak to Peak Output Swing (Vswing  
Start-up Time  
Single ended  
20  
ms  
Rise Time (Tr)  
Fall Time (Tf)  
Duty Cycle  
85  
85  
45  
350  
350  
55  
RL=50Ω , CL=0pF  
20% to 80%  
ps  
%
RMS Phase Jitter  
Frequency dependent  
REVISED: 11.16.2016  
5101 Hidden Creek Lane Spicewood TX 78669  
Phone: 512-371-6159 | Fax: 512-351-8858  
For terms and conditions of sale please visit:  
www.abracon.com  
ABRACON IS  
ISO9001-2008  
CERTIFIED  
LLC  
1234567

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