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AS9C25256M2036L-250FC

更新时间： 2024-11-17 22:50:15

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ALSC		存储内存集成电路静态存储器
页数	文件大小	规格书
30页	1109K
描述
2.5V 256/128K X 36 Synchronous Dual-port SRAM with 3.3V or 2.5V interface

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September 2004

Preliminary Information

AS9C25256M2036L

AS9C25128M2036L

2.5V 256/128K X 36 Synchronous Dual-port SRAM with 3.3V or 2.5V interface

Features

•

Interrupt and Collision Detection Features

2.5 V power supply for the core

LVTTL compatible, selectable 3.3V or

2.5V power supply for I/Os, addresses,

clock and control signals on each port

Snooze modes for each port for standby

operation

15mA typical standby current in power

down mode

Available in 256-pin Ball Grid Array

(BGA), 208-pin Plastic Quad Flatpack

(PQFP) and 208-pin fine pitch Ball Grid

Array (fpBGA)

•

True Dual-Port memory cells that allow simulta-

neous access of the same memory location

[1]

•

Organisation: 262,144/131,072 x 36

Fully Synchronous, independent operation on

both ports

•

Selectable Pipeline or Flow-Through output

mode

Fast clock speeds in Pipeline output mode: 250

MHz operation (18Gbps bandwidth)

Fast clock to data access: 2.8ns for Pipeline out-

put mode

•

Asynchronous output enable control

Fast OE access times: 2.8ns

Double Cycle Deselect (DCD) for Pipeline Out-

put Mode

•

Supports JTAG features compliant with

IEEE 1149.1

[1]

•

18/17 -bit counter with Increment, Hold and

Repeat features on each port

Dual Chip enables on both ports for easy depth

expansion

Note:

1. AS9C25256M2036L/AS9C25128M2036L

Selection guide

Feature

-250

-200

-166

-133

7.5

133

4.2

Units

Minimum cycle time

Maximum Pipeline clock frequency

Maximum Pipeline clock access time

Maximum flow-through clock frequency

Maximum flow-through clock access time

Maximum operating current

250

2.8

150

6.5

TBD

200

3.4

133

7.5

350

166

3.6

100

MHz

300

260

Maximum snooze mode current

9/30/04; v.1.3

Alliance Semiconductor

P. 1 of 30

12 3 4 5 6 7...30

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