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Datasheet > 信号电路 > 锁相环或频率合成电路> ADF4002BRUZ-RL
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ADF4002BRUZ-RL

更新时间： 2024-02-10 16:01:54
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
24页 457K
描述
Phase Detector/Frequency Synthesizer

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ADF4002BRUZ-RL 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active包装说明：TSSOP, TSSOP16,.25
针数：16Reach Compliance Code：compliant
风险等级：5.65模拟集成电路 - 其他类型：PLL FREQUENCY SYNTHESIZER
JESD-30 代码：R-PDSO-G16长度：5 mm
功能数量：1端子数量：16
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP16,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH座面最大高度：1.2 mm
最大供电电流 (Isup)：6 mA最大供电电压 (Vsup)：3.3 V
最小供电电压 (Vsup)：2.7 V标称供电电压 (Vsup)：3 V
表面贴装：YES技术：BICMOS
温度等级：INDUSTRIAL端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
宽度：4.4 mmBase Number Matches：1

ADF4002BRUZ-RL 数据手册

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ADF4002  
SPECIFICATIONS  
AVDD = DVDD = 3 V 10ꢀ, AVDD ≤ VP ≤ 5.5 V, AGND = DGND = CPGND = 0 V, RSET = 5.1 kΩ, dBm referred to 50 Ω,  
TA = TMAX to TMIN, unless otherwise noted.  
Table 1.  
B Version1  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
RF CHARACTERISTICS  
RF Input Sensitivity  
RF Input Frequency (RFIN)  
REFIN CHARACTERISTICS  
REFIN Input Frequency  
REFIN Input Sensitivity2  
REFIN Input Capacitance  
REFIN Input Current  
PHASE DETECTOR  
Phase Detector Frequency4  
CHARGE PUMP  
ICP Sink/Source  
High Value  
Low Value  
Absolute Accuracy  
RSET Range  
ICP Three-State Leakage  
ICP vs. VCP  
Sink and Source Current Matching  
ICP vs. Temperature  
LOGIC INPUTS  
VIH, Input High Voltage  
VIL, Input Low Voltage  
IINH, IINL, Input Current  
CIN, Input Capacitance  
LOGIC OUTPUTS  
VOH, Output High Voltage  
VOH, Output High Voltage  
IOH  
See Figure 12 for input circuit  
−10  
5
0
400  
dBm  
MHz  
For RFIN < 5 MHz, ensure slew rate (SR) > 4 V/μs  
20  
0.8  
300  
VDD  
10  
MHz  
V p-p  
pF  
For REFIN < 20 MHz, ensure SR > 50 V/μs  
Biased at AVDD/23  
100 μA  
200  
MHz  
Programmable, see Figure 19  
With RSET = 5.1 kΩ  
5
625  
2.5  
mA  
μA  
%
kΩ  
nA  
%
With RSET = 5.1 kΩ  
See Figure 19  
TA = 25°C  
0.5 V ≤ VCP ≤ VP – 0.5 V  
0.5 V ≤ VCP ≤ VP – 0.5 V  
VCP = VP/2  
3.0  
1.4  
11  
1
1.5  
2
%
%
2
V
V
μA  
pF  
0.6  
1
10  
1.4  
VDD – 0.4  
V
V
μA  
V
Open-drain output chosen, 1 kΩ pull-up resistor to 1.8 V  
CMOS output chosen  
100  
0.4  
VOL, Output Low Voltage  
POWER SUPPLIES  
AVDD  
IOL = 500 μA  
2.7  
3.3  
V
DVDD  
AVDD  
AVDD  
VP  
5.5  
6.0  
0.4  
V
AVDD ≤ VP ≤ 5.5 V  
5
IDD (AIDD + DIDD)  
5.0  
1
mA  
mA  
μA  
IP  
TA = 25°C  
AIDD + DIDD  
Power-Down Mode  
NOISE CHARACTERISTICS  
Normalized Phase Noise Floor6  
–222  
dBc/Hz  
1 Operating temperature range (B version) is –40°C to +85°C.  
2 AVDD = DVDD = 3 V.  
3 AC coupling ensures AVDD/2 bias.  
4 Guaranteed by design. Sample tested to ensure compliance. Use of the PFD at frequencies above 104 MHz requires the minimum antibacklash pulse width enabled.  
5 TA = 25°C; AVDD = DVDD = 3 V; RFIN = 350 MHz. The current for any other setup (25°C, 3.0 V) in mA is given by 2.35 + 0.0046 (REFIN) + 0.0062 (RF), RF frequency and REFIN  
frequency in MHz.  
6 The normalized phase noise floor is estimated by measuring the in-band phase noise at the output of the VCO and subtracting 20logN (where N is the N divider value)  
and 10logFPFD. PNSYNTH = PNTOT – 10logFPFD – 20logN. All phase noise measurements were performed with an Agilent E5500 phase noise test system, using the EVAL-  
ADF4002EB1 and the HP8644B as the PLL reference.  
Rev. 0 | Page 3 of 24  
 
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