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ADCLK946

更新时间： 2024-01-23 09:18:25
品牌 Logo 应用领域
亚德诺 - ADI 时钟
页数 文件大小 规格书
12页 354K
描述
Six LVPECL Outputs, SiGe Clock Fanout Buffer

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ADCLK946 技术参数

是否无铅：含铅是否Rohs认证：符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN, LCC24,.16SQ,20针数：24
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：1.83
Samacsys Confidence：3Samacsys Status：Released
2D Presentation：https://componentsearchengine.com/2D/0T/579004.3.1.pngSchematic Symbol：https://componentsearchengine.com/symbol.php?partID=579004
PCB Footprint：https://componentsearchengine.com/footprint.php?partID=5790043D View：https://componentsearchengine.com/viewer/3D.php?partID=579004
Samacsys PartID：579004Samacsys Image：https://componentsearchengine.com/Images/9/ADCLK946BCPZ.jpg
Samacsys Thumbnail Image：https://componentsearchengine.com/Thumbnails/3/ADCLK946BCPZ.jpgSamacsys Pin Count：25
Samacsys Part Category：Integrated CircuitSamacsys Package Category：Quad Flat No-Lead
Samacsys Footprint Name：CP-24-2-+-+Samacsys Released Date：2017-01-11 11:21:59
Is Samacsys：N系列：946
输入调节：DIFFERENTIALJESD-30 代码：S-XQCC-N24
JESD-609代码：e3长度：4 mm
逻辑集成电路类型：LOW SKEW CLOCK DRIVER湿度敏感等级：3
功能数量：1反相输出次数：
端子数量：24实输出次数：6
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装等效代码：LCC24,.16SQ,20封装形状：SQUARE
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：260
电源：3.3 VProp。Delay @ Nom-Sup：0.22 ns
传播延迟（tpd）：0.22 ns认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.28 ns座面最大高度：1 mm
子类别：Clock Drivers最大供电电压 (Vsup)：3.63 V
最小供电电压 (Vsup)：2.97 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：BIPOLAR
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：40
宽度：4 mmBase Number Matches：1

ADCLK946 数据手册

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ADCLK946  
SPECIFICATIONS  
ELECTRICAL CHARACTERISTICS  
Typical (typ) values are given for VCC − VEE = 3.3 V and TA = 25°C, unless otherwise noted. Minimum (min) and maximum (max) values  
are given over the full VCC − VEE = 3.3 V 10ꢀ and TA = −40°C to +85°C variation, unless otherwise noted.  
Table 1. Clock Inputs and Outputs  
Parameter  
Symbol  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
DC INPUT CHARACTERISTICS  
Input Voltage High Level  
Input Voltage Low Level  
Input Differential Range  
Input Capacitance  
VIH  
VIL  
VID  
CIN  
VEE + 1.6  
VEE  
0.4  
VCC  
VCC − 0.2  
3.4  
V
V
V p-p  
pF  
1.ꢀ V between input pins  
0.4  
Input Resistance  
Single-Ended Mode  
Differential Mode  
Common Mode  
Input Bias Current  
Hysteresis  
50  
100  
50  
20  
10  
Ω
Ω
kΩ  
μA  
mV  
Open VT  
DC OUTPUT CHARACTERISTICS  
Output Voltage High Level  
Output Voltage Low Level  
Output Voltage Differential  
Reference Voltage  
VOH  
VOL  
VOD  
VREF  
VCC − 1.26  
VCC − 1.99  
610  
VCC − 0.ꢀ6  
VCC − 1.54  
960  
V
V
mV  
50 Ω to (VCC − 2.0 V)  
50 Ω to (VCC − 2.0 V)  
50 Ω to (VCC − 2.0 V)  
Output Voltage  
Output Resistance  
(VCC + 1)/2  
235  
V
Ω
−500 μA to +500 μA  
Table 2. Timing Characteristics  
Parameter  
Symbol  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
AC PERFORMANCE  
Maximum Output Frequency  
4.5  
4.8  
GHz  
See Figure 4 for differential output voltage vs.  
frequency, >0.8 V differential output swing  
Output Rise/Fall Time  
Propagation Delay  
Temperature Coefficient  
Output-to-Output Skew  
Part-to-Part Skew1  
tR, tF  
tPD  
40  
150  
ꢀ5  
185  
50  
9
90  
220  
ps  
ps  
fs/°C  
ps  
ps  
20% to 80% measured differentially  
VICM = 2 V, VID = 1.6 V p-p  
28  
45  
VID = 1.6 V p-p  
Additive Time Jitter  
Integrated Random Jitter  
Broadband Random Jitter2  
Crosstalk-Induced Jitter3  
CLOCK OUTPUT PHASE NOISE  
Absolute Phase Noise  
fIN = 1 GHz  
28  
ꢀ5  
90  
fs rms  
fs rms  
fs rms  
BW = 12 kHz − 20 MHz, CLK = 1 GHz  
VID = 1.6 V p-p, 8 V/ns, VICM = 2 V  
Input slew rate > 1 V/ns (see Figure 11 for more details)  
−119  
−134  
−145  
−150  
−150  
dBc/Hz @ 100 Hz offset  
dBc/Hz @ 1 kHz offset  
dBc/Hz @ 10 kHz offset  
dBc/Hz @ 100 kHz offset  
dBc/Hz >1 MHz offset  
1 The output skew is the difference between any two similar delay paths while operating at the same voltage and temperature.  
2 Measured at the rising edge of the clock signal; calculated using the SNR of the ADC method.  
3 The amount of added jitter measured at the output while two related, asynchronous, differential frequencies are applied to the inputs.  
Rev. 0 | Page 3 of 12  
 
 
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