AD9850

更新时间： 2024-09-16 22:50:03

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亚德诺 - ADI		数据分配系统
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19页	375K
描述
CMOS, 125 MHz Complete DDS Synthesizer

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AD9850 数据手册

AD9850

Tek Run: 50.0GS/s ET Average

Ch 1 Rise

2.870ns

Ch 1 Fall

3.202ns

Ch1 1.00V⍀

M 1.00ns Ch 1

1.74V

Ch1 1.00V⍀

M 1.00ns Ch 1

1.74V

Figure 7. Comparator Output Rise Time

(5 V Supply/15 pF Load)

Figure 10. Comparator Output Fall Time

(5 V Supply/15 pF Load)

f_OUT= 1/3 OF CLKIN

= 5V

= 3.3V

= 5V

= 3.3V

100

120

140

100

120

140

CLOCK FREQUENCY – MHz

CLKIN – MHz

Figure 11. Supply Current vs. CLKIN Frequency

(A_OUT= 1/3 of CLKIN)

Figure 8. SFDR vs. CLKIN Frequency

(A_OUT= 1/3 of CLKIN)

f_OUT= 1MHz

= 5V

f_OUT= 20MHz

= 3.3V

f_OUT= 40MHz

DAC I

– mA

FREQUENCY OUT – MHz

OUT

Figure 9. Supply Current vs. A_OUTFrequency

(CLKIN = 125/110 MHz for 5 V/3.3 V Plot)

Figure 12. SFDR vs. DAC I_OUT(A_OUT= 1/3 of CLKIN)

REV. E

–7–

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