AD9850

更新时间： 2024-02-29 09:57:40

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亚德诺 - ADI		数据分配系统
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19页	375K
描述
CMOS, 125 MHz Complete DDS Synthesizer

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AD9850 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	SSOP
包装说明：	SSOP,	针数：	28
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	0.85
边界扫描：	NO	最大时钟频率：	125 MHz
外部数据总线宽度：	8	JESD-30 代码：	R-PDSO-G28
JESD-609代码：	e3	长度：	10.2 mm
低功率模式：	YES	湿度敏感等级：	1
端子数量：	28	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	SSOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, SHRINK PITCH	峰值回流温度（摄氏度）：	260
认证状态：	Not Qualified	座面最大高度：	2 mm
最大供电电压：	5.25 V	最小供电电压：	4.75 V
标称供电电压：	5 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	Matte Tin (Sn)	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	宽度：	5.3 mm
uPs/uCs/外围集成电路类型：	DSP PERIPHERAL, NUMERIC CONTROLLED OSCILLATOR

AD9850 数据手册

AD9850

Table I. Lead Function Descriptions

No.

Mnemonic

Function

4–1,

28–25

D0–D7

8-Bit Data Input. This is the 8-bit data port for iteratively loading the 32-bit frequency and 8-bit phase/

control word. D7 = MSB; D0 = LSB. D7 (Pin 25) also serves as the input pin for the 40-bit serial data word.

5, 24

6, 23

DGND

DVDD

W_CLK

FQ_UD

Digital Ground. These are the ground return leads for the digital circuitry.

Supply Voltage Leads for digital circuitry.

Word Load Clock. This clock is used to load the parallel or serial frequency/phase/control words.

Frequency Update. On the rising edge of this clock, the DDS will update to the frequency (or phase)

loaded in the data input register, it then resets the pointer to Word 0.

CLKIN

Reference Clock Input. This may be a continuous CMOS-level pulse train or sine input biased at

1/2 V supply. The rising edge of this clock initiates operation.

10, 19 AGND

11, 18 AVDD

Analog Ground. These leads are the ground return for the analog circuitry (DAC and comparator).

Supply Voltage for the analog circuitry (DAC and comparator).

R_SET

This is the DAC’s external R_SETconnection. This resistor value sets the DAC full-scale output current. For

normal applications (F_SI_OUT= 10 mA), the value for R_SETis 3.9 kΩ connected to ground. The R_SET/I_OUT

relationship is: I_OUT= 32 (1.248 V/R_SET).

QOUTB

QOUT

VINN

Output Complement. This is the comparator’s complement output.

Output True. This is the comparator’s true output.

Inverting Voltage Input. This is the comparator’s negative input.

Noninverting Voltage Input. This is the comparator’s positive input.

VINP

DACBL (NC) DAC Baseline. This is the DAC baseline voltage reference; this lead is internally bypassed and should

normally be considered a “no connect” for optimum performance.

IOUTB

IOUT

The Complementary Analog Output of the DAC.

Analog Current Output of the DAC.

RESET

Reset. This is the master reset function; when set high it clears all registers (except the input register) and

the DAC output will go to Cosine 0 after additional clock cycles—see Figure 19.

PIN CONFIGURATIONS

LSB D0

DGND

DVDD

W CLK

D7 MSB/SERIAL LOAD

DGND

DVDD

RESET

AD9850

TOP VIEW

21 IOUT

FQ UD

CLKIN

AGND

AVDD

(Not to Scale)

IOUTB

AGND

AVDD

DACBL (NC)

SET

QOUTB

QOUT

VINP

VINN

NC = NO CONNECT

REV. E

–5–

1 2 3 456 7 8...19

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型号	品牌	描述	获取价格	数据表
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