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AD9518-2BCPZ

更新时间： 2024-01-08 04:11:30
品牌 Logo 应用领域
罗彻斯特 - ROCHESTER 驱动输出元件逻辑集成电路
页数 文件大小 规格书
65页 3278K
描述
9518 SERIES, PLL BASED CLOCK DRIVER, 6 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), QCC48, 7 X 7 MM, ROHS COMPLIANT, MO-220VKKD-2, LFCSP-48

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AD9518-2BCPZ 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：QFN
包装说明：HVQCCN, LCC48,.27SQ,20针数：48
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.73
系列：9518输入调节：DIFFERENTIAL MUX
JESD-30 代码：S-XQCC-N48JESD-609代码：e3
长度：7 mm逻辑集成电路类型：CLOCK DRIVER
湿度敏感等级：3功能数量：1
反相输出次数：端子数量：48
实输出次数：6最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装等效代码：LCC48,.27SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260电源：3.3 V
Prop。Delay @ Nom-Sup：1.18 ns传播延迟（tpd）：1.18 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.22 ns
座面最大高度：1 mm子类别：Clock Drivers
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：7 mm最小 fmax：2950 MHz
Base Number Matches：1

AD9518-2BCPZ 数据手册

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AD9518-2  
Reg.  
Addr  
(Hex) Bits  
Name  
Description  
0x1E1  
1
Select VCO or CLK  
Selects either the VCO or the CLK as the input to VCO divider.  
0: selects external CLK as input to VCO divider (default).  
1: selects VCO as input to VCO divider; cannot bypass VCO divider when this is selected.  
Bypasses or uses the VCO divider.  
0
Bypass VCO divider  
0: uses VCO divider (default).  
1: bypasses VCO divider; cannot select VCO as input when this is selected.  
Table 48. System  
Reg.  
Addr.  
(Hex) Bits Name  
Description  
0x230  
2
1
0
Power down SYNC  
Powers down the SYNC function.  
0: normal operation of the SYNC function (default).  
1: powers down SYNC circuitry.  
Power down  
distribution reference  
Powers down the reference for distribution section.  
0: normal operation of the reference for the distribution section (default).  
1: powers down the reference for the distribution section.  
Soft SYNC  
The soft SYNC bit works the same as the SYNC pin, except that the polarity of the bit  
is reversed. That is, a high level forces selected channels into a predetermined static  
state, and a 1-to-0 transition triggers a SYNC.  
0: same as SYNC high (default).  
1: same as SYNC low.  
Table 49. Update All Registers  
Reg.  
Addr  
(Hex) Bits Name  
Description  
0x232  
0
Update all registers  
This bit must be set to 1 to transfer the contents of the buffer registers into the active  
registers, which happens on the next SCLK rising edge. This bit is self-clearing; that is,  
it does not have to be set back to 0.  
1 (self-clearing): updates all active registers to the contents of the buffer registers.  
Rev. A | Page 59 of 64  
 
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型号 品牌 描述 获取价格 数据表
AD9518-2BCPZ-REEL7 ROCHESTER 9518 SERIES, PLL BASED CLOCK DRIVER, 6 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), QCC48, 7 X 7

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