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9DB803DF

更新时间： 2024-01-19 07:56:43
品牌 Logo 应用领域
艾迪悌 - IDT 驱动光电二极管逻辑集成电路
页数 文件大小 规格书
21页 247K
描述
PLL Based Clock Driver, 9DB Series, 16 True Output(s), 0 Inverted Output(s), PDSO48, MO-118, SSOP-48

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9DB803DF 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete包装说明：MO-118, SSOP-48
Reach Compliance Code：not_compliantHTS代码：8542.39.00.01
风险等级：5.33系列：9DB
输入调节：DIFFERENTIAL MUXJESD-30 代码：R-PDSO-G48
JESD-609代码：e0长度：15.875 mm
逻辑集成电路类型：PLL BASED CLOCK DRIVER湿度敏感等级：1
功能数量：1反相输出次数：
端子数量：48实输出次数：16
最高工作温度：70 °C最低工作温度：
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：SSOP封装等效代码：SSOP48,.4
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
峰值回流温度（摄氏度）：225电源：3.3 V
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.05 ns
座面最大高度：2.8 mm子类别：Clock Drivers
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn85Pb15)
端子形式：GULL WING端子节距：0.635 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：7.5 mmBase Number Matches：1

9DB803DF 数据手册

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ICS9DB803D  
Eight Output Differential Buffer for PCIe for Gen 2  
Pin Description for OE_INV = 1  
PIN #  
PIN NAME  
PIN TYPE  
DESCRIPTION  
25  
GND  
PWR  
Ground pin.  
Asynchronous active high input pin used to power down the device.  
The internal clocks are disabled and the VCO is stopped.  
26  
PD  
IN  
IN  
Active High input to stop differential output clocks.  
3.3V input for selecting PLL Band Width  
0 = High, 1= Low  
27  
28  
29  
30  
DIF_STOP  
HIGH_BW#  
DIF_4#  
PWR  
OUT  
OUT  
0.7V differential complement clock output  
DIF_4  
0.7V differential true clock output  
Power supply, nominal 3.3V  
31  
VDD  
PWR  
32  
33  
34  
GND  
DIF_5#  
DIF_5  
PWR  
OUT  
OUT  
Ground pin.  
0.7V differential complement clock output  
0.7V differential true clock output  
Active low input for enabling DIF pair 5.  
1 = tri-state outputs, 0 = enable outputs  
Active low input for enabling DIF pair 6.  
1 = tri-state outputs, 0 = enable outputs  
0.7V differential complement clock output  
35  
OE5#  
IN  
36  
37  
38  
OE6#  
IN  
DIF_6#  
DIF_6  
OUT  
OUT  
0.7V differential true clock output  
Power supply, nominal 3.3V  
39  
40  
VDD  
PWR  
IN  
This latched input selects the polarity of the OE pins.  
0 = OE pins active high, 1 = OE pins active low (OE#)  
0.7V differential complement clock output  
0.7V differential true clock output  
OE_INV  
41  
42  
DIF_7#  
DIF_7  
OUT  
OUT  
Active low input for enabling DIF pair 4  
1 = tri-state outputs, 0 = enable outputs  
Active low input for enabling DIF pair 7.  
1 = tri-state outputs, 0 = enable outputs  
3.3V output indicating PLL Lock Status. This pin goes high when lock  
is achieved.  
43  
44  
45  
OE4#  
OE7#  
LOCK  
IN  
IN  
OUT  
This pin establishes the reference current for the differential current-  
mode output pairs. This pin requires a fixed precision resistor tied to  
ground in order to establish the appropriate current. 475 ohms is the  
standard value.  
46  
IREF  
IN  
47  
48  
GNDA  
VDDA  
PWR  
PWR  
Ground pin for the PLL core.  
3.3V power for the PLL core.  
IDTTM/ICSTM Eight Output Differential Buffer for PCIe Gen 2  
ICS9DB803D  
REV F 04/10/08  
6
1...3456789...21

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