Datasheet > 微控制器和处理器 > 时钟发生器> 844002AGI-01T

844002AGI-01T

更新时间： 2024-01-01 18:23:39

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艾迪悌 - IDT		/
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描述
FEMTOCLOCKS CRYSTAL-TOLVDS FREQUENCY SYNTHESIZER

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844002AGI-01T 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Transferred	零件包装代码：	TSSOP
包装说明：	TSSOP, TSSOP20,.25	针数：	20
Reach Compliance Code：	not_compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.27
其他特性：	ALSO OPERATES AT 3.3V SUPPLY	JESD-30 代码：	R-PDSO-G20
JESD-609代码：	e0	长度：	6.5 mm
湿度敏感等级：	1	端子数量：	20
最高工作温度：	85 °C	最低工作温度：	-40 °C
最大输出时钟频率：	170 MHz	封装主体材料：	PLASTIC/EPOXY
封装代码：	TSSOP	封装等效代码：	TSSOP20,.25
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：	225	电源：	2.5 V
主时钟/晶体标称频率：	27.2 MHz	认证状态：	Not Qualified
座面最大高度：	1.2 mm	子类别：	Clock Generators
最大压摆率：	98 mA	最大供电电压：	2.625 V
最小供电电压：	2.375 V	标称供电电压：	2.5 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Tin/Lead (Sn85Pb15)
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	4.4 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, OTHER

844002AGI-01T 数据手册

ICS844002I-01

FEMTOCLOCKS™ CRYSTAL-TO-LVDS FREQUENCY SYNTHESIZER

Table 3C. LVDS DC Characteristics, V_DD= V_DDA= V_DDO= 2.5V 5ꢀ, T_A= -40°C to 85°C

Symbol

V_OD

Parameter

Test Conditions

Minimum

Typical

Maximum

Units

Differential Output Voltage

V_ODMagnitude Change

Offset Voltage

240

550

∆V_OD

V_OS

1.1

0.7

1.5

∆V_OS

V_OSMagnitude Change

Table 4. Crystal Characteristics

Parameter

Test Conditions

Minimum

Typical

Fundamental

Maximum

Units

Mode of Oscillation

Frequency

22.4

27.2

MHz

Ω

Equivalent Series Resistance (ESR)

Shunt Capacitance

Drive Level

AC Electrical Characteristics

Table 5. AC Characteristics, V_DD= V_DDA= V_DDO= 2.5V 5ꢀ, T_A= -40°C to 85°C

Parameter Symbol

Test Conditions

FSEL[1:0] = 00

FSEL[1:0] = 01

FSEL[1:0] = 10

Minimum Typical Maximum

Units

MHz

140

112

170

136

f_OUT

Output Frequency

tsk(o)

tjit(Ø)

Output Skew; NOTE 1, 2

156.25MHz, (1.875MHz – 20MHz)

125MHz, (1.875MHz – 20MHz)

62.5MHz, (1.875MHz – 20MHz)

20ꢀ to 80ꢀ

0.41

0.44

0.47

RMS Phase Jitter, (Random);

NOTE 3

t_R/ t_F

odc

Output Rise/Fall Time

Output Duty Cycle

250

550

ꢀ

NOTE 1: Defined as skew between outputs at the same supply voltages and with equal load conditions. Measured at V_DDO/2.

NOTE 2: This parameter is defined in accordance with JEDEC Standard 65.

NOTE 3: Please refer to the Phase Noise Plot.

IDT™ / ICS™ LVDS FREQUENCY SYNTHESIZER

ICS844002AGI-01 REV. C SEPTEMBER 28, 2007

1 2 345 6 7...14

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