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8430AY-71

更新时间： 2024-02-26 17:56:57

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艾迪悌 - IDT		/
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16页	210K
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Clock Generator, PQFP32

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8430AY-71 技术参数

是否Rohs认证：	不符合	生命周期：	Active
Reach Compliance Code：	not_compliant	风险等级：	5.88
JESD-30 代码：	S-PQFP-G32	JESD-609代码：	e0
湿度敏感等级：	3	端子数量：	32
最高工作温度：	70 °C	最低工作温度：
封装主体材料：	PLASTIC/EPOXY	封装代码：	QFP
封装等效代码：	QFP32,.35SQ,32	封装形状：	SQUARE
封装形式：	FLATPACK	电源：	3.3 V
认证状态：	Not Qualified	子类别：	Clock Generators
标称供电电压：	3.3 V	表面贴装：	YES
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn85Pb15)
端子形式：	GULL WING	端子节距：	0.8 mm
端子位置：	QUAD	Base Number Matches：	1

8430AY-71 数据手册

ICS8430-71

Integrated

Circuit

Systems, Inc.

700MH

Z, LOW

ITTER, CRYSTAL

NTERFACE

LVCMOS-TO-3.3V LVPECL FREQUENCY

SYNTHESIZER

TABLE 4C. LVPECL DC CHARACTERISTICS, V_CC= V_CCA= V_CCO= 3.3V 5%, TA = 0°C TO 70°C

Symbol

V_OH

Parameter

Test Conditions

Minimum

V_CC- 1.4

V_CC- 2.0

0.6

Typical

Maximum Units

Output High Voltage; NOTE 1

Output Low Voltage; NOTE 1

Peak-to-Peak Output Voltage Swing

V_CC- 0.9

V_CC- 1.7

1.0

V_OL

V_SWING

NOTE 1: Outputs terminated with 50Ω to V_CCO- 2V. See "Parameter Measurement Information" section,

"3.3V Output Load Test Circuit" figure.

TABLE 5. INPUT FREQUENCY CHARACTERISTICS, V_CC= V_CCA= V_CCO= 3.3V 5%, TA = 0°C TO 70°C

Symbol Parameter

Test Conditions

Minimum Typical Maximum Units

TEST_CLK; NOTE 1

MHz

f_IN

Input Frequency XTAL1, XTAL2; NOTE 1

S_CLOCK

NOTE 1: For the input crystal and reference frequency range, the M value must be set for the VCO to operate within the

250MHz to 700MHz range. Using the minimum input frequency of 12MHz, valid values of M are 167 ≤ M ≤ 466.

Using the maximum frequency of 27MHz, valid values of M are 75 ≤ M ≤ 207.

TABLE 6. CRYSTAL CHARACTERISTICS

Parameter

Test Conditions

Minimum Typical Maximum

Units

Mode of Oscillation

Frequency

Fundamental

MHz

Ω

Equivalent Series Resistance (ESR)

Shunt Capacitance

TABLE 7. AC CHARACTERISTICS, V_CC= V_CCA= V_CCO= 3.3V 5%, TA = 0°C TO 70°C

Symbol Parameter

Test Conditions

Minimum Typical Maximum Units

F_MAX

Output Frequency

700

MHz

fOUT > 87.5MHz

tjit(cc)

Cycle-to-Cycle Jitter; NOTE 1, 3

fOUT ≤ 87.5MHz

tjit(per)

tsk(o)

t_R/ t_F

Period Jitter, RMS; NOTE 1

Output Skew; NOTE 2, 3

Output Rise/Fall Time

700

20% to 80%

200

M, N to nP_LOAD

t_S

Setup Time S_DATA to S_CLOCK

S_CLOCK to S_LOAD

M, N to nP_LOAD

t_H

Hold Time

S_DATA to S_CLOCK

S_CLOCK to S_LOAD

N ≠ div-by-1

N = div-by-1, fOUT ≤ 400MHz

N = div-by-1,

400MHz < fOUT ≤ 630MHz

odc

Output Duty Cycle

t_LOCK

PLL Lock Time

See Parameter Measurement Information section.

NOTE 1: Jitter performance using XTAL inputs.

NOTE 2: Defined as skew between outputs at the same supply voltage and with equal load conditions.

Measured at the output differential cross points.

NOTE 3: This parameter is defined in accordance with JEDEC Standard 65.

8430AY-71

www.icst.com/products/hiperclocks.html

REV. B JANUARY 27, 2005

1...3 4 567 8 9...16

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