5秒后页面跳转
捷配首页

Datasheet > 74SSTL16857DGGRE4
74SSTL16857DGGRE4 PDF预览

74SSTL16857DGGRE4

更新时间： 2024-11-07 20:03:15
品牌 Logo 应用领域
德州仪器 - TI 光电二极管输出元件逻辑集成电路触发器
页数 文件大小 规格书
11页 311K
描述
IC SSTL SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PDSO48, GREEN, PLASTIC, TSSOP-48, FF/Latch

阅读下载

中文翻译

获取价格

74SSTL16857DGGRE4 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：TSSOP包装说明：TSSOP, TSSOP48,.3,20
针数：48Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.84
系列：SSTLJESD-30 代码：R-PDSO-G48
长度：12.5 mm逻辑集成电路类型：D FLIP-FLOP
位数：14功能数量：1
端子数量：48最高工作温度：70 °C
最低工作温度：输出特性：3-STATE
输出极性：TRUE封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP48,.3,20
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：NOT SPECIFIED电源：2.5,2.5/3.3 V
传播延迟（tpd）：3.8 ns认证状态：Not Qualified
座面最大高度：1.2 mm子类别：Other Logic ICs
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：2.3 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
温度等级：COMMERCIAL端子形式：GULL WING
端子节距：0.5 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED触发器类型：POSITIVE EDGE
宽度：6.1 mm最小 fmax：150 MHz
Base Number Matches：1

74SSTL16857DGGRE4 数据手册

 浏览型号74SSTL16857DGGRE4的Datasheet PDF文件第2页浏览型号74SSTL16857DGGRE4的Datasheet PDF文件第3页浏览型号74SSTL16857DGGRE4的Datasheet PDF文件第4页浏览型号74SSTL16857DGGRE4的Datasheet PDF文件第5页浏览型号74SSTL16857DGGRE4的Datasheet PDF文件第6页浏览型号74SSTL16857DGGRE4的Datasheet PDF文件第7页 
SN74SSTL16857  
14-BIT SSTL_2 REGISTERED BUFFER  
SCAS625C – FEBRUARY 1999 – REVISED OCTOBER 1999  
DGG PACKAGE  
(TOP VIEW)  
Member of the Texas Instruments  
Widebus Family  
Supports SSTL_2 Signal Data Inputs and  
Outputs  
Q1  
Q2  
GND  
D1  
D2  
GND  
1
2
3
4
5
6
7
8
9
48  
47  
46  
45  
44  
43  
42  
41  
40  
Supports LVTTL Switching Levels on the  
RESET Pin  
V
V
DDQ  
Q3  
CC  
Differential CLK Signal  
D3  
D4  
D5  
D6  
D7  
Q4  
Q5  
GND  
Flow-Through Architecture Optimizes PCB  
Layout  
Meets SSTL_2 Class II Specifications  
V
DDQ  
Q6 10  
Latch-Up Performance Exceeds 100 mA Per  
JESD 78, Class II  
39 CLK  
Q7  
CLK  
11  
12  
38  
37  
ESD Protection Exceeds JESD 22  
– 2000-V Human-Body Model (A114-A)  
– 200-V Machine Model (A115-A)  
V
V
DDQ  
CC  
GND 13  
Q8 14  
Q9 15  
36 GND  
35  
V
REF  
– 1000-V Charged-Device Model (C101)  
34 RESET  
Packaged in Plastic Thin Shrink  
Small-Outline Package  
V
16  
33 D8  
DDQ  
GND 17  
Q10 18  
Q11 19  
Q12 20  
32 D9  
31 D10  
30 D11  
29 D12  
description  
This 14-bit registered buffer is designed for 2.3-V  
to 3.6-V V operation and SSTL_2 data input  
V
21  
28  
V
DDQ  
CC  
CC  
GND 22  
Q13 23  
Q14 24  
27 GND  
26 D13  
25 D14  
and output levels.  
All inputs are compatible with the JEDEC  
Standard for SSTL_2, except the LVCMOS reset  
(RESET) input. All outputs are SSTL_2, Class II  
compatible.  
When RESET is low, the differential input receivers are disabled, and undriven (floating) data and clock inputs  
are allowed. In addition, when RESET is low, all registers are reset, and all outputs are forced low. The LVCMOS  
RESET input must always be held at a valid logic high or low level.  
To ensure defined outputs from the register before a stable clock has been supplied, RESET must be held in  
the low state during power up.  
The SN74SSTL16857 is characterized for operation from 0°C to 70°C.  
FUNCTION TABLE  
(each flip-flop)  
INPUTS  
OUTPUT  
Q
RESET  
CLK  
CLK  
D
X
H
L
L
H
H
H
X
X
L
H
L
↓
↓
↑
↑
L or H  
L or H  
X
Q
0
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
Widebus is a trademark of Texas Instruments Incorporated.  
Copyright 1999, Texas Instruments Incorporated  
PRODUCTION DATA information is current as of publication date.  
Products conform to specifications per the terms of Texas Instruments  
standard warranty. Production processing does not necessarily include  
testing of all parameters.  
1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
1234567...11

中文翻译

下载PDF

74SSTL16857DGGRE4 替代型号

型号 品牌 替代类型 描述 数据表
SSTL16877DGG,518 NXP

功能相似

 SSTL16877DGG

与74SSTL16857DGGRE4相关器件

型号 品牌 获取价格 描述 数据表
74SSTU32864BF IDT

获取价格

 		D Flip-Flop, SSTU Series, 1-Func, Positive Edge Triggered, 25-Bit, True Output, PBGA96, LF
74SSTU32864BF8 IDT

获取价格

 		D Flip-Flop, SSTU Series, 1-Func, Positive Edge Triggered, 25-Bit, True Output, PBGA96, LF
74SSTUB32864A TI

获取价格

 		25-BIT CONFIGURABLE REGISTERED BUFFER
74SSTUB32864AZKER TI

获取价格

 		25-BIT CONFIGURABLE REGISTERED BUFFER
74SSTUB32865 TI

获取价格

 		28-BIT TO 56-BIT REGISTERED BUFFER WITH ADDRESS-PARITY TEST
74SSTUB32865A TI

获取价格

 		28-BIT TO 56-BIT REGISTERED BUFFER WITH ADDRESS-PARITY TEST
74SSTUB32865AZJBR TI

获取价格

 		28-BIT TO 56-BIT REGISTERED BUFFER WITH ADDRESS-PARITY TEST
74SSTUB32865ZJBR TI

获取价格

 		暂无描述
74SSTUB32866A TI

获取价格

 		25-BIT CONFIGURABLE REGISTERED BUFFER WITH ADDRESS-PARITY TEST
74SSTUB32866AZKER TI

获取价格

 		25-BIT CONFIGURABLE REGISTERED BUFFER WITH ADDRESS-PARITY TEST

与74SSTL16857DGGRE4相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证