74LV107PWDH-T

更新时间： 2024-11-25 13:02:11

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恩智浦 - NXP		/
页数	文件大小	规格书
12页	125K
描述
IC LV/LV-A/LVX/H SERIES, DUAL NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO14, FF/Latch

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74LV107PWDH-T 技术参数

生命周期：	Obsolete	包装说明：	TSSOP,
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.84	系列：	LV/LV-A/LVX/H
JESD-30 代码：	R-PDSO-G14	长度：	5 mm
负载电容（CL）：	50 pF	逻辑集成电路类型：	J-K FLIP-FLOP
位数：	2	功能数量：	2
端子数量：	14	最高工作温度：	125 °C
最低工作温度：	-40 °C	输出极性：	COMPLEMENTARY
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
传播延迟（tpd）：	33 ns	认证状态：	Not Qualified
座面最大高度：	1.1 mm	最大供电电压 (Vsup)：	5.5 V
最小供电电压 (Vsup)：	1 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	AUTOMOTIVE	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
触发器类型：	NEGATIVE EDGE	宽度：	4.4 mm
最小 fmax：	20 MHz	Base Number Matches：	1

INTEGRATED CIRCUITS

74LV107

Dual JK flip-flop with reset;

negative-edge trigger

Product specification

1998 Apr 20

Supersedes data of 1997 Feb 03

IC24 Data Handbook

Philips

Semiconductors

12 3 4 5 6 7...12

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型号	品牌	获取价格	描述	数据表
74LV107PW-T	ETC	获取价格	J-K-Type Flip-Flop
74LV109	NXP	获取价格	Dual JK flip-flop with set and reset; positive-edge trigger
74LV109D	NXP	获取价格	Dual JK flip-flop with set and reset; positive-edge trigger
74LV109DB	NXP	获取价格	Dual JK flip-flop with set and reset; positive-edge trigger
74LV109DB-T	ETC	获取价格	J-K-Type Flip-Flop
74LV109D-T	ETC	获取价格	J-K-Type Flip-Flop
74LV109N	NXP	获取价格	Dual JK flip-flop with set and reset; positive-edge trigger
74LV109PW	NXP	获取价格	Dual JK flip-flop with set and reset; positive-edge trigger
74LV109PWDH	NXP	获取价格	Dual JK flip-flop with set and reset; positive-edge trigger
74LV109PWDH-T	NXP	获取价格	暂无描述