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74HCT163D-Q100

更新时间： 2024-02-25 15:51:16
品牌 Logo 应用领域
恩智浦 - NXP 光电二极管逻辑集成电路触发器
页数 文件大小 规格书
23页 224K
描述
HCT SERIES, SYN POSITIVE EDGE TRIGGERED 4-BIT UP BINARY COUNTER, PDSO16, 3.90 MM, PLASTIC, MS-012, SOT109-1, SOP-16

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74HCT163D-Q100 技术参数

生命周期：Active零件包装代码：SOP
包装说明：SOP-16针数：16
Reach Compliance Code：compliant风险等级：5.75
其他特性：TCO OUTPUT计数方向：UP
系列：HCTJESD-30 代码：R-PDSO-G16
长度：9.9 mm逻辑集成电路类型：BINARY COUNTER
工作模式：SYNCHRONOUS湿度敏感等级：1
位数：4功能数量：1
端子数量：16最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：SOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：260
传播延迟（tpd）：59 ns筛选级别：AEC-Q100
座面最大高度：1.75 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：AUTOMOTIVE端子形式：GULL WING
端子节距：1.27 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30触发器类型：POSITIVE EDGE
宽度：3.9 mm最小 fmax：17 MHz
Base Number Matches：1

74HCT163D-Q100 数据手册

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74HC163-Q100; 74HCT163-Q100  
Presettable synchronous 4-bit binary counter; synchronous  
reset  
Rev. 1 — 19 June 2014  
Product data sheet  
1. General description  
The 74HC163-Q100; 74HCT163-Q100 is a synchronous presettable binary counter with  
an internal look-head carry. Synchronous operation is provided by having all flip-flops  
clocked simultaneously on the positive-going edge of the clock (CP). The outputs (Q0 to  
Q3) of the counters may be preset to a HIGH or LOW. A LOW at the parallel enable input  
(PE) disables the counting action. It causes the data at the data inputs (D0 to D3) to be  
loaded into the counter on the positive-going edge of the clock. Preset takes place  
regardless of the levels at count enable inputs (CEP and CET). A LOW at the master reset  
input (MR) sets Q0 to Q3 LOW after the next positive-going transition on the clock input  
(CP). This action occurs regardless of the levels at input pins PE, CET and CEP. This  
synchronous reset feature enables the designer to modify the maximum count with only  
one external NAND gate. The look-ahead carry simplifies serial cascading of the counters.  
Both CEP and CET must be HIGH to count. The CET input is fed forward to enable the  
terminal count output (TC). The TC output thus enabled will produce a HIGH output pulse  
of a duration approximately equal to a HIGH output of Q0. This pulse can be used to  
enable the next cascaded stage. Inputs include clamp diodes. This enables the use of  
current limiting resistors to interface inputs to voltages in excess of VCC  
.
The CP to TC propagation delay and CEP to CP set-up time determine the maximum  
clock frequency for the cascaded counters according to the following formula:  
1
fmax  
=
----------------------------------------------------------------------------------------  
t
PmaxCPtoTC+ tSUCEPtoCP  
This product has been qualified to the Automotive Electronics Council (AEC) standard  
Q100 (Grade 1) and is suitable for use in automotive applications.  
2. Features and benefits  
Automotive product qualification in accordance with AEC-Q100 (Grade 1)  
Specified from 40 C to +85 C and from 40 C to +125 C  
Complies with JEDEC standard no. 7A  
Input levels:  
For 74HC163-Q100: CMOS level  
For 74HCT163-Q100: TTL level  
Synchronous counting and loading  
2 count enable inputs for n-bit cascading  
Synchronous reset  
Positive-edge triggered clock  
1234567...23

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