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74HCT163N,652 PDF预览

74HCT163N,652

更新时间： 2024-11-04 19:52:51
品牌 Logo 应用领域
恩智浦 - NXP 光电二极管输出元件逻辑集成电路触发器
页数 文件大小 规格书
24页 271K
描述
74HCT163N

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74HCT163N,652 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：DIP包装说明：DIP, DIP16,.3
针数：16Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：8.26
其他特性：TCO OUTPUT计数方向：UP
系列：HCTJESD-30 代码：R-PDIP-T16
JESD-609代码：e4长度：21.6 mm
负载电容（CL）：50 pF负载/预设输入：YES
逻辑集成电路类型：BINARY COUNTER最大频率@ Nom-Sup：17000000 Hz
最大I（ol）：0.004 A工作模式：SYNCHRONOUS
位数：4功能数量：1
端子数量：16最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：DIP封装等效代码：DIP16,.3
封装形状：RECTANGULAR封装形式：IN-LINE
包装方法：BULK PACK峰值回流温度（摄氏度）：260
电源：5 V传播延迟（tpd）：59 ns
认证状态：Not Qualified座面最大高度：4.7 mm
子类别：Counters最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：CMOS
温度等级：AUTOMOTIVE端子面层：NICKEL PALLADIUM GOLD
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
触发器类型：POSITIVE EDGE宽度：7.62 mm
最小 fmax：17 MHzBase Number Matches：1

74HCT163N,652 数据手册

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74HC163; 74HCT163  
Presettable synchronous 4-bit binary counter; synchronous  
reset  
Rev. 3 — 2 June 2014  
Product data sheet  
1. General description  
The 74HC163; 74HCT163 is a synchronous presettable binary counter with an internal  
look-head carry. Synchronous operation is provided by having all flip-flops clocked  
simultaneously on the positive-going edge of the clock (CP). The outputs (Q0 to Q3) of the  
counters may be preset to a HIGH or LOW. A LOW at the parallel enable input (PE)  
disables the counting action. It causes the data at the data inputs (D0 to D3) to be loaded  
into the counter on the positive-going edge of the clock. Preset takes place regardless of  
the levels at count enable inputs (CEP and CET). A LOW at the master reset input (MR)  
sets Q0 to Q3 LOW after the next positive-going transition on the clock input (CP). This  
action occurs regardless of the levels at input pins PE, CET and CEP. This synchronous  
reset feature enables the designer to modify the maximum count with only one external  
NAND gate. The look-ahead carry simplifies serial cascading of the counters. Both CEP  
and CET must be HIGH to count. The CET input is fed forward to enable the terminal  
count output (TC). The TC output thus enabled will produce a HIGH output pulse of a  
duration approximately equal to a HIGH output of Q0. This pulse can be used to enable  
the next cascaded stage. Inputs include clamp diodes. This enables the use of current  
limiting resistors to interface inputs to voltages in excess of VCC  
.
The CP to TC propagation delay and CEP to CP set-up time determine the maximum  
clock frequency for the cascaded counters according to the following formula:  
1
fmax  
=
----------------------------------------------------------------------------------------  
t
PmaxCPtoTC+ tSUCEPtoCP  
2. Features and benefits  
Complies with JEDEC standard no. 7A  
Input levels:  
For 74HC163: CMOS level  
For 74HCT163: TTL level  
Synchronous counting and loading  
2 count enable inputs for n-bit cascading  
Synchronous reset  
Positive-edge triggered clock  
ESD protection:  
HBM JESD22-A114F exceeds 2000 V  
MM JESD22-A115-A exceeds 200 V  
Multiple package options  
Specified from 40 C to +85 C and 40 C to +125 C  
 
 
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74HCT163N,652 替代型号

型号 品牌 替代类型 描述 数据表
74HCT163N NXP

完全替代

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