74AUP1G240GM

更新时间： 2024-11-09 04:00:55

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恩智浦 - NXP		总线驱动器总线收发器逻辑集成电路光电二极管
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Low-power inverting buffer/line driver; 3-state

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74AUP1G240GM 技术参数

Source Url Status Check Date：	2013-06-14 00:00:00	是否无铅：	不含铅
是否Rohs认证：	符合	生命周期：	Transferred
零件包装代码：	SON	包装说明：	VSON, SOLCC6,.04,20
针数：	6	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.31
Is Samacsys：	N	控制类型：	ENABLE LOW
系列：	AUP/ULP/V	JESD-30 代码：	R-PDSO-N6
JESD-609代码：	e3	长度：	1.45 mm
负载电容（CL）：	30 pF	逻辑集成电路类型：	BUS DRIVER
最大I（ol）：	0.0017 A	湿度敏感等级：	1
位数：	1	功能数量：	1
端口数量：	2	端子数量：	6
最高工作温度：	125 °C	最低工作温度：	-40 °C
输出特性：	3-STATE	输出极性：	INVERTED
封装主体材料：	PLASTIC/EPOXY	封装代码：	VSON
封装等效代码：	SOLCC6,.04,20	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, VERY THIN PROFILE	包装方法：	TAPE AND REEL
峰值回流温度（摄氏度）：	260	电源：	1.2/3.3 V
Prop。Delay @ Nom-Sup：	26.8 ns	传播延迟（tpd）：	26.8 ns
认证状态：	Not Qualified	座面最大高度：	0.5 mm
子类别：	Bus Driver/Transceivers	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	0.8 V	标称供电电压 (Vsup)：	1.1 V
表面贴装：	YES	技术：	CMOS
温度等级：	AUTOMOTIVE	端子面层：	Tin (Sn)
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	1 mm	Base Number Matches：	1

74AUP1G240GM 数据手册

74AUP1G240

Low-power inverting buffer/line driver; 3-state

Rev. 01 — 6 November 2006

Product data sheet

1. General description

The 74AUP1G240 is a high-performance, low-power, low-voltage, Si-gate CMOS device,

superior to most advanced CMOS compatible TTL families.

Schmitt-trigger action at all inputs makes the circuit tolerant to slower input rise and fall

times across the entire V_CCrange from 0.8 V to 3.6 V.

This device ensures a very low static and dynamic power consumption across the entire

V_CCrange from 0.8 V to 3.6 V.

This device is fully speciﬁed for partial Power-down applications using I_OFF

The I_OFFcircuitry disables the output, preventing the damaging backﬂow current through

the device when it is powered down.

The 74AUP1G240 provides the single inverting buffer/line driver with 3-state output. The

3-state output is controlled by the output enable input (OE). A HIGH level at pin OE

causes the output to assume a high-impedance OFF-state.

This device has the input-disable feature, which allows ﬂoating input signals. The inputs

are disabled when the output enable input OE is HIGH.

2. Features

■ Wide supply voltage range from 0.8 V to 3.6 V

■ High noise immunity

■ Complies with JEDEC standards:

◆ JESD8-12 (0.8 V to 1.3 V)

◆ JESD8-11 (0.9 V to 1.65 V)

◆ JESD8-7 (1.2 V to 1.95 V)

◆ JESD8-5 (1.8 V to 2.7 V)

◆ JESD8-B (2.7 V to 3.6 V)

■ ESD protection:

◆ HBM JESD22-A114-D exceeds 5000 V

◆ MM JESD22-A115-A exceeds 200 V

◆ CDM JESD22-C101-C exceeds 1000 V

■ Low static power consumption; I_CC= 0.9 µA (maximum)

■ Latch-up performance exceeds 100 mA per JESD 78 Class II

■ Inputs accept voltages up to 3.6 V

■ Low noise overshoot and undershoot < 10 % of V_CC

■ Input-disable feature allows ﬂoating input conditions

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型号	品牌	获取价格	描述	数据表
74AUP1G240GN	NXP	获取价格	AUP/ULP/V SERIES, 1-BIT DRIVER, INVERTED OUTPUT, PDSO6, 0.90 X 1 MM, 0.35 MM HEIGHT, SOT-1
74AUP1G240GN	NEXPERIA	获取价格	Low-power inverting buffer/line driver; 3-stateProduction
74AUP1G240GS	NEXPERIA	获取价格	Low-power inverting buffer/line driver; 3-stateProduction
74AUP1G240GS,132	NXP	获取价格	74AUP1G240 - Low-power inverting buffer/line driver; 3-state
74AUP1G240GW	NXP	获取价格	Low-power inverting buffer/line driver; 3-state
74AUP1G240GW	NEXPERIA	获取价格	Low-power inverting buffer/line driver; 3-stateProduction
74AUP1G240GX	NEXPERIA	获取价格	Low-power inverting buffer/line driver; 3-stateProduction
74AUP1G240GX,125	NXP	获取价格	74AUP1G240 - Low-power inverting buffer/line driver; 3-state SON 5-Pin
74AUP1G32	NXP	获取价格	Low-power 2-input OR gate
74AUP1G32	DIODES	获取价格	SINGLE 2 INPUT POSITIVE OR GATE

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