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74ALVCH16543DGG

更新时间： 2024-11-10 11:13:55
品牌 Logo 应用领域
安世 - NEXPERIA 光电二极管输出元件逻辑集成电路
页数 文件大小 规格书
17页 200K
描述
16-bit D-type registered transceiver; 3-stateProduction

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74ALVCH16543DGG 技术参数

是否Rohs认证： 符合生命周期：Active
包装说明：TSSOP,Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.31
Is Samacsys：N其他特性：INDEPENDENT OUTPUT ENABLE FOR EACH DIRECTION; MASTER CONTROL FOR LATCH
系列：ALVC/VCX/AJESD-30 代码：R-PDSO-G56
JESD-609代码：e4长度：14 mm
逻辑集成电路类型：REGISTERED BUS TRANSCEIVER湿度敏感等级：2
位数：8功能数量：2
端口数量：2端子数量：56
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：3-STATE输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260传播延迟（tpd）：6.5 ns
认证状态：Not Qualified座面最大高度：1.2 mm
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：1.2 V
标称供电电压 (Vsup)：2.4 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)端子形式：GULL WING
端子节距：0.5 mm端子位置：DUAL
处于峰值回流温度下的最长时间：30宽度：6.1 mm
Base Number Matches：1

74ALVCH16543DGG 数据手册

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74ALVCH16543  
16-bit D-type registered transceiver; 3-state  
Rev. 3 — 15 December 2017  
Product data sheet  
1 General description  
The 74ALVCH16543 is a dual octal registered transceiver. Each section contains two  
sets of D-type latches for temporary storage of the data flow in either direction.  
Separate latch enable (nLEAB, nLEBA) and output enable (nOEAB, nOEBA) inputs are  
provided for each register to permit independent control in either direction of the data  
flow.  
The 74ALVCH16543 contains two sections each consisting of two sets of eight D-type  
latches with separate inputs and controls for each set. For data flow from A to B,  
for example, the A-to-B enable (nEAB) inputs must be LOW in order to enter  
data from nA0 to nA7, or take data from nB0 to nB7, as indicated in the function  
table. With nEAB LOW, a LOW signal on the A-to-B latch enable (nLEAB) input  
makes the A-to-B latches transparent; a subsequent LOW-to-HIGH transition of the  
nLEAB signal stores the A data into the latches. With nEAB and nOEAB both LOW,  
the 3-state B output buffers are active and display the data present at the output of  
the A latches. Similarly, the nEBA, nLEBA and nOEBA signals control the data flow  
from B-to-A.  
Active bus hold circuitry is provided to hold unused or floating data inputs at a valid logic  
level.  
2 Features and benefits  
• CMOS low power consumption  
• Direct interface with TTL levels  
• MULTIBYTE flow-through standard pin-out architecture  
• Back-to-back registers for storage  
• Output drive capability 50 Ω transmission lines at 85 °C  
• All data inputs have bushold  
• Low inductance multiple VCC and GND pins for minimize noise and ground bounce  
• Current drive ±24 mA at VCC = 3.0 V.  
• 3-state non-inverting outputs for bus oriented applications  
• Complies with JEDEC standards:  
– JESD8-5 (2.3 V to 2.7 V)  
– JESD8B/JESD36 (2.7 V to 3.6 V)  
• ESD protection:  
– HBM ANSI/ESDA/JEDEC JS-001 exceeds 2000 V  
– CDM JESD22-C101E exceeds 1000 V  
 
 
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型号 品牌 获取价格 描述 数据表
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