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74ALVC573BQ

更新时间： 2024-11-22 11:14:03
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安世 - NEXPERIA 驱动逻辑集成电路
页数 文件大小 规格书
17页 278K
描述
Octal D-type transparent latch; 3-stateProduction

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74ALVC573BQ 技术参数

是否Rohs认证： 符合生命周期：Active
包装说明：HVQCCN,Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.45
Is Samacsys：N系列：ALVC/VCX/A
JESD-30 代码：R-PQCC-N20JESD-609代码：e4
长度：4.5 mm逻辑集成电路类型：BUS DRIVER
湿度敏感等级：1位数：1
功能数量：8端口数量：2
端子数量：20最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE
输出极性：TRUE封装主体材料：PLASTIC/EPOXY
封装代码：HVQCCN封装形状：RECTANGULAR
封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE峰值回流温度（摄氏度）：260
传播延迟（tpd）：6 ns认证状态：Not Qualified
座面最大高度：1 mm最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：1.65 V标称供电电压 (Vsup)：1.8 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：2.5 mmBase Number Matches：1

74ALVC573BQ 数据手册

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74ALVC573  
Octal D-type transparent latch; 3-state  
Rev. 5 — 11 July 2023  
Product data sheet  
1. General description  
The 74ALVC573 is an 8-bit D-type transparent latch with 3-state outputs. The device features latch  
enable (LE) and output enable (OE) inputs. When LE is HIGH, data at the inputs enter the latches.  
In this condition the latches are transparent, a latch output will change each time its corresponding  
D-input changes. When LE is LOW the latches store the information that was present at the inputs  
a set-up time preceding the HIGH-to-LOW transition of LE. A HIGH on OE causes the outputs to  
assume a high-impedance OFF-state. Operation of the OE input does not affect the state of the  
latches.  
Schmitt trigger action on all inputs makes the device tolerant of slow rise and fall times.  
This device is fully specified for partial power down applications using IOFF. The IOFF circuitry  
disables the output, preventing the potentially damaging backflow current through the device when  
it is powered down.  
2. Features and benefits  
•
Wide supply voltage range from 1.65 V to 3.6 V  
•
•
•
•
•
•
CMOS low power dissipation  
Overvoltage tolerant inputs to 3.6 V  
Direct interface with TTL levels  
IOFF circuitry provides partial Power-down mode operation  
Latch-up performance exceeds 250 mA per JESD78 Class II.A  
Complies with JEDEC standards:  
•
•
•
JESD8-7 (1.65 V to 1.95 V)  
JESD8-5 (2.3 V to 2.7 V)  
JESD8C/JESD36 (2.7 V to 3.6 V)  
•
ESD protection:  
•
•
HBM: ANSI/ESDA/JEDEC JS-001 class 2 exceeds 2000 V  
CDM: ANSI/ESDA/JEDEC JS-002 class C3 exceeds 1000 V  
•
•
Multiple package options  
Specified from -40 °C to +85 °C and from -40 °C to +125 °C  
3. Ordering information  
Table 1. Ordering information  
Type number  
Package  
Temperature range Name  
Description  
Version  
74ALVC573D  
-40 °C to +125 °C  
SO20  
plastic small outline package; 20 leads;  
body width 7.5 mm  
SOT163-1  
74ALVC573PW -40 °C to +125 °C  
74ALVC573BQ -40 °C to +125 °C  
TSSOP20  
plastic thin shrink small outline package; 20 leads;  
body width 4.4 mm  
SOT360-1  
SOT764-1  
DHVQFN20 plastic dual in-line compatible thermal enhanced  
very thin quad flat package; no leads; 20 terminals;  
body 2.5 × 4.5 × 0.85 mm  
 
 
 
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型号 品牌 获取价格 描述 数据表
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