74AC273SJX_NL

更新时间： 2024-10-02 12:59:47

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飞兆/仙童 - FAIRCHILD		触发器
页数	文件大小	规格书
10页	101K
描述
D Flip-Flop, 8-Func, Positive Edge Triggered, CMOS, PDSO20,

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74AC273SJX_NL 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
Reach Compliance Code：	compliant	风险等级：	5.84
Is Samacsys：	N	JESD-30 代码：	R-PDSO-G20
负载电容（CL）：	50 pF	逻辑集成电路类型：	D FLIP-FLOP
最大频率@ Nom-Sup：	75000000 Hz	最大I（ol）：	0.012 A
功能数量：	8	端子数量：	20
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	SOP
封装等效代码：	SOP20,.3	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	包装方法：	TAPE AND REEL
电源：	3.3/5 V	认证状态：	Not Qualified
子类别：	FF/Latches	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	触发器类型：	POSITIVE EDGE
Base Number Matches：	1

74AC273SJX_NL 数据手册

November 1988

Revised August 2000

74AC273 • 74ACT273

Octal D-Type Flip-Flop

General Description

Features

■ Ideal buffer for microprocessor or memory

■ Eight edge-triggered D-type flip-flops

■ Buffered common clock

The AC273 and ACT273 have eight edge-triggered D-type

flip-flops with individual D-type inputs and Q outputs. The

common buffered Clock (CP) and Master Reset (MR) input

load and reset (clear) all flip-flops simultaneously.

■ Buffered, asynchronous master reset

■ See 377 for clock enable version

■ See 373 for transparent latch version

■ See 374 for 3-STATE version

The register is fully edge-triggered. The state of each D-

type input, one setup time before the LOW-to-HIGH clock

transition, is transferred to the corresponding flip-flop’s Q

output.

All outputs will be forced LOW independently of Clock or

Data inputs by a LOW voltage level on the MR input. The

device is useful for applications where the true output only

is required and the Clock and Master Reset are common to

all storage elements.

■ Outputs source/sink 24 mA

■ 74ACT273 has TTL-compatible inputs

Ordering Code:

Order Number Package Number

Package Description

74AC273SC

74AC273SJ

M20B

M20D

MTC20

N20A

20-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-013, 0.300 Wide

20-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide

74AC273MTC

74AC273PC

74ACT273SC

74ACT273SJ

74ACT273MTC

74ACT273PC

20-Lead Thin Shrink Small Outline Package (TSSOP), JEDEC MO-153, 4.4mm Wide

20-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide

20-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-013, 0.300 Wide

20-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide

M20B

M20D

MTC20

N20A

20-Lead Thin Shrink Small Outline Package (TSSOP), JEDEC MO-153, 4.4mm Wide

20-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide

Device also available in Tape and Reel. Specify by appending suffix letter “X” to the ordering code.

Logic Symbols

Connection Diagram

IEEE/IEC

FACT is a trademark of Fairchild Semiconductor Corporation.

DS009954

www.fairchildsemi.com

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型号	品牌	获取价格	描述	数据表
74AC273TTR	STMICROELECTRONICS	获取价格	OCTAL D-TYPE FLIP FLOP WITH CLEAR
74AC280	STMICROELECTRONICS	获取价格	9 BIT PARITY GENERATOR
74AC280	FAIRCHILD	获取价格	9-Bit Parity Generator/Checker
74AC280B	STMICROELECTRONICS	获取价格	9 BIT PARITY GENERATOR
74AC280LC	TI	获取价格	AC SERIES, 9-BIT PARITY GENERATOR/CHECKER, COMPLEMENTARY OUTPUT, CQCC20, CERAMIC, LCC-20
74AC280LCQR	TI	获取价格	IC AC SERIES, 9-BIT PARITY GENERATOR/CHECKER, COMPLEMENTARY OUTPUT, CQCC20, CERAMIC, LCC-2
74AC280M	STMICROELECTRONICS	获取价格	9 BIT PARITY GENERATOR
74AC280MTR	ETC	获取价格	Parity Generator/Checker
74AC280PC	ETC	获取价格	Parity Generator/Checker
74AC280PCQR	ETC	获取价格	Parity Generator/Checker

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