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74AC280M PDF预览

74AC280M

更新时间： 2024-02-04 07:20:56
品牌 Logo 应用领域
意法半导体 - STMICROELECTRONICS 运算电路逻辑集成电路光电二极管
页数 文件大小 规格书
8页 66K
描述
9 BIT PARITY GENERATOR

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74AC280M 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：SOIC包装说明：SOP, SOP14,.25
针数：14Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.13
Is Samacsys：N系列：AC
JESD-30 代码：R-PDSO-G14JESD-609代码：e4
长度：8.65 mm逻辑集成电路类型：PARITY GENERATOR/CHECKER
位数：9功能数量：1
端子数量：14最高工作温度：125 °C
最低工作温度：-55 °C输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP14,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：3.3/5 V传播延迟（tpd）：18.5 ns
认证状态：Not Qualified座面最大高度：1.75 mm
子类别：Arithmetic Circuits最大供电电压 (Vsup)：6 V
最小供电电压 (Vsup)：2 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：MILITARY端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：3.9 mmBase Number Matches：1

74AC280M 数据手册

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74AC280  
9 BIT PARITY GENERATOR  
■
■
HIGH SPEED:tPD =4 ns (TYP.) atVCC =5V  
LOW POWER DISSIPATION:  
I
CC =4 µA (MAX.) at TA =25 oC  
■
■
■
■
■
■
■
HIGH NOISEIMMUNITY:  
NIH = VNIL =28% VCC (MIN.)  
50Ω TRANSMISSIONLINEDRIVING  
CAPABILITY  
SYMMETRICAL OUTPUT IMPEDANCE:  
|IOH| = IOL = 24 mA (MIN)  
BALANCEDPROPAGATIONDELAYS:  
tPLH tPHL  
V
B
M
(Plastic Package)  
(Micro Package)  
ORDER CODES :  
74AC280B  
74AC280M  
Σ
Σ
odd/even parity outputs ( ODD and EVEN). The  
nine data inputs control the output conditions.  
When the number of high level input is odd,  
ODD output is kept high and EVEN output low.  
Conservely, when the output is even, ΣEVEN  
output is kept high and ΣODD low.  
OPERATING VOLTAGERANGE:  
VCC (OPR)= 2V to 6V  
Σ
Σ
PIN AND FUNCTION COMPATIBLEWITH  
74 SERIES280  
IMPROVED LATCH-UP IMMUNITY  
The IC generates either odd or even parity  
making it flexible application.  
The word-length capability is easily expanded by  
cascading.  
All inputs and outputs are equipped with  
protection circuits against static discharge, giving  
them 2KV ESD immunity and transient excess  
voltage.  
DESCRIPTION  
The AC280 is an advanced high-speed CMOS 9  
BIT PARITY GENERATOR fabricated with  
sub-micron silicon gate and double-layer metal  
wiring C2MOS technology. It is ideal for low  
power applications mantaining high speed  
operation similar to equivalent Bipolar Schottky  
TTL.  
It is composed of nine data inputs (A to I) and  
PIN CONNECTION AND IEC LOGIC SYMBOLS  
1/8  
December 1998  
12345678

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