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72V2103L15PFG8

更新时间： 2024-11-07 00:22:11

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艾迪悌 - IDT		时钟 LTE 先进先出芯片内存集成电路
页数	文件大小	规格书
46页	541K
描述
3.3 VOLT HIGH-DENSITY SUPERSYNC II NARROW BUS FIFO

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72V2103L15PFG8 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	TQFP
包装说明：	LQFP, QFP80,.64SQ	针数：	80
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.71	风险等级：	5.24
最长访问时间：	10 ns	其他特性：	ALTERNATIVE MEMORY WIDTH 9; ASYNCHRONOUS MODE ALSO POSSIBLE
备用内存宽度：	9	最大时钟频率 (fCLK)：	66.7 MHz
周期时间：	15 ns	JESD-30 代码：	S-PQFP-G80
JESD-609代码：	e3	长度：	14 mm
内存密度：	2359296 bit	内存集成电路类型：	OTHER FIFO
内存宽度：	18	湿度敏感等级：	3
功能数量：	1	端子数量：	80
字数：	131072 words	字数代码：	128000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	128KX18
可输出：	YES	封装主体材料：	PLASTIC/EPOXY
封装代码：	LQFP	封装等效代码：	QFP80,.64SQ
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	260
电源：	3.3 V	认证状态：	Not Qualified
座面最大高度：	1.6 mm	最大待机电流：	0.015 A
子类别：	FIFOs	最大压摆率：	0.035 mA
最大供电电压 (Vsup)：	3.45 V	最小供电电压 (Vsup)：	3.15 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Matte Tin (Sn) - annealed	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	14 mm
Base Number Matches：	1

72V2103L15PFG8 数据手册

3.3 VOLT HIGH-DENSITY SUPERSYNC II™

NARROW BUS FIFO

131,072 x 18/262,144 x 9

262,144 x 18/524,288 x 9

IDT72V2103

IDT72V2113

FEATURES:

• Empty, Full and Half-Full flags signal FIFO status

• Programmable Almost-Empty and Almost-Full flags, each flag can

default to one of eight preselected offsets

• Selectable synchronous/asynchronous timing modes for Almost-

Empty and Almost-Full flags

• Program programmable flags by either serial or parallel means

• Select IDT Standard timing (using EF and FF flags) or First Word

Fall Through timing (using OR and IR flags)

• Output enable puts data outputs into high impedance state

• Easily expandable in depth and width

• JTAG port, provided for Boundary Scan function (BGA Only)

• Independent Read and Write Clocks (permit reading and writing

simultaneously)

• Choose among the following memory organizations:

IDT72V2103

IDT72V2113

⎯

131,072 x 18/262,144 x 9

262,144 x 18/524,288 x 9

• Functionally compatible with the IDT72V255LA/72V265LA and

IDT72V275/72V285 SuperSync FIFOs

• Up to 166 MHz Operation of the Clocks

• User selectable Asynchronous read and/or write ports (BGA Only)

• 6 ns read/write cycle time (4.0 ns access time)

• User selectable input and output port bus-sizing

- x9 in to x9 out

- x9 in to x18 out

- x18 in to x9 out

- x18 in to x18 out

• Big-Endian/Little-Endian user selectable byte representation

• 5V tolerant inputs

• Available in a 80-pin Thin Quad Flat Pack (TQFP) or a 100-pin Ball

Grid Array (BGA) (with additional features)

• Pin compatible to the SuperSync II (IDT72V223/72V233/72V243/

72V253/72V263/72V273/72V283/72V293)family

• Fixed, low first word latency

• Zero latency retransmit

• Auto power down minimizes standby power consumption

• Master Reset clears entire FIFO

• High-performance submicron CMOS technology

• Industrial temperature range (–40°C to +85°C) is available

• Green parts available, see ordering information

• Partial Reset clears data, but retains programmable settings

FUNCTIONAL BLOCK DIAGRAM

D0 -Dn (x9 or x18)

LD SEN

*Available on the

WEN WCLK/WR

BGA package only.

INPUT REGISTER

OFFSET REGISTER

FF/IR

PAF

EF/OR

PAE

FLAG

LOGIC

WRITE CONTROL

LOGIC

ASYW

RAM ARRAY

FWFT/SI

PFM

131,072 x 18 or 262,144 x 9

262,144 x 18 or 524,288 x 9

FSEL0

FSEL1

WRITE POINTER

READ POINTER

CONTROL

LOGIC

ASYR

READ

CONTROL

LOGIC

OUTPUT REGISTER

BUS

CONFIGURATION

MRS

PRS

RESET

LOGIC

RCLK/RD

REN

TCK

TRST

TMS

TDI

TDO

JTAG CONTROL

(BOUNDARY

SCAN)

6119 drw01

Q0 -Qn (x9 or x18)

IDTandtheIDTlogoareregisteredtrademarksofIntegratedDeviceTechnology,Inc.SuperSyncIIFIFOisatrademarkofIntegratedDeviceTechnology,Inc.

COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES

AUGUST 2014

DSC-6119/16

12 3 4 5 6 7...46

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