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71V65803S100PFG8

更新时间： 2024-11-09 03:16:51

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艾迪悌 - IDT		时钟静态存储器内存集成电路
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26页	500K
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TQFP-100, Reel

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71V65803S100PFG8 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	TQFP
包装说明：	LQFP, QFP100,.63X.87	针数：	100
Reach Compliance Code：	compliant	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.14
Samacsys Description：	TQFP 14.0 X 20.0 X 1.4 MM	最长访问时间：	5 ns
其他特性：	PIPELINED ARCHITECTURE	最大时钟频率 (fCLK)：	100 MHz
I/O 类型：	COMMON	JESD-30 代码：	R-PQFP-G100
JESD-609代码：	e3	长度：	20 mm
内存密度：	9437184 bit	内存集成电路类型：	ZBT SRAM
内存宽度：	18	湿度敏感等级：	3
功能数量：	1	端子数量：	100
字数：	524288 words	字数代码：	512000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	512KX18
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	LQFP	封装等效代码：	QFP100,.63X.87
封装形状：	RECTANGULAR	封装形式：	FLATPACK, LOW PROFILE
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	260
电源：	3.3 V	认证状态：	Not Qualified
座面最大高度：	1.6 mm	最大待机电流：	0.04 A
最小待机电流：	3.14 V	子类别：	SRAMs
最大压摆率：	0.25 mA	最大供电电压 (Vsup)：	3.465 V
最小供电电压 (Vsup)：	3.135 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Matte Tin (Sn) - annealed
端子形式：	GULL WING	端子节距：	0.65 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	14 mm	Base Number Matches：	1

71V65803S100PFG8 数据手册

256K x 36, 512K x 18

3.3V Synchronous ZBT™ SRAMs

ZBT™Feature

IDT71V65603

IDT71V65803

3.3V I/O, Burst Counter

PipelinedOutputs

Features

AddressandcontrolsignalsareappliedtotheSRAMduringoneclock

cycle,andtwocycleslatertheassociateddatacycleoccurs,beitreadorwrite.

TheIDT71V65603/5803containdataI/O,addressandcontrolsignal

registers.Outputenableistheonlyasynchronoussignalandcanbeused

todisabletheoutputsatanygiventime.

◆

256K x 36, 512K x 18 memory configurations

◆

Supports high performance system speed - 150MHz

(3.8ns Clock-to-Data Access)

ZBT Feature - No dead cycles between write and read cycles

Internally synchronized output buffer enable eliminates the

need to control OE

Single R/W (READ/WRITE) control pin

Positive clock-edge triggered address, data, and control

signal registers for fully pipelined applications

4-word burst capability (interleaved or linear)

Individual byte write (BW¹- BW⁴) control (May tie active)

Three chip enables for simple depth expansion

3.3V power supply (±5%)

3.3V I/O Supply (VDDQ)

Power down controlled by ZZ input

Packaged in a JEDEC standard 100-pin plastic thin quad

flatpack (TQFP), 119 ball grid array (BGA) and 165 fine pitch

ball grid array(fBGA).

◆

AClockEnable(CEN)pinallowsoperationoftheIDT71V65603/5803to

besuspendedaslongasnecessary.Allsynchronousinputsareignoredwhen

(CEN)ishighandtheinternaldeviceregisterswillholdtheirpreviousvalues.

Therearethreechipenablepins(CE1,CE2,CE2)thatallowtheuser

todeselectthedevicewhendesired.Ifanyoneofthesethreearenotasserted

whenADV/LDislow,nonewmemoryoperationcanbeinitiated.However,

anypendingdatatransfers(readsorwrites)willbecompleted.Thedatabus

willtri-statetwocyclesafterchipisdeselectedorawriteisinitiated.

TheIDT71V65603/5803haveanon-chipburstcounter.Intheburst

mode,theIDT71V65603/5803canprovidefourcyclesofdataforasingle

address presented to the SRAM. The order of the burst sequence is

defined by the LBO input pin. The LBO pin selects between linear and

interleaved burst sequence. The ADV/LDsignal is used to load a new

externaladdress(ADV/LD=LOW) orincrementtheinternalburstcounter

(ADV/LD = HIGH).

◆

Description

The IDT71V65603/5803 are 3.3V high-speed 9,437,184-bit

(9Megabit)synchronousSRAMS.Theyaredesignedtoeliminatedeadbus

cycleswhenturningthebusaroundbetweenreadsandwrites,orwritesand

The IDT71V65603/5803 SRAM utilize IDT's latest high-performance

CMOSprocess,andarepackagedinaJEDECStandard14mmx20mm100-

pinthinplasticquadflatpack(TQFP)aswellasa119ballgridarray(BGA)and

165 fine pitch ball grid array (fBGA).

reads.Thus,theyhavebeengiventhenameZBT ,orZeroBusTurnaround.

PinDescriptionSummary

A⁰-A¹⁸

Address Inputs

Input

I/O

Synchronous

Asynchronous

Synchronous

N/A

Chip Enables

CE , CE₂, CE

Output Enable

R/W

Read/Write Signal

Clock Enable

CEN

Individual Byte Write Selects

Clock

BW¹, BW², BW³, BW4

CLK

ADV/LD

Advance burst address / Load new address

Linear / Interleaved Burst Order

Sleep Mode

Synchronous

Static

LBO

Asynchronous

Synchronous

Static

I/O⁰-I/O³¹, I/O^P1-I/O^P4

V^DD, V^DDQ

Data Input / Output

Core Power, I/O Power

Ground

Supply

Static

5304 tbl 01

ZBT and Zero Bus Turnaround are trademarks of Integrated Device Technology, Inc. and the architecture is supported by Micron Technology and Motorola, Inc.

SEPTEMBER 2004

MARCH 2009

DSC-5304/06

12 3 4 5 6 7...26

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71V65803S100PFG8 替代型号

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型号	品牌	获取价格	描述	数据表
71V65803S100PFGI8	IDT	获取价格	TQFP-100, Reel
71V65803S100PFI8	IDT	获取价格	ZBT SRAM, 512KX18, 5ns, CMOS, PQFP100, 14 X 20 MM, PLASTIC, TQFP-100
71V65803S133BGI	IDT	获取价格	PBGA-119, Tray
71V65803S133BQG	IDT	获取价格	CABGA-165, Tray
71V65803S133BQG8	IDT	获取价格	CABGA-165, Reel
71V65803S133PFG	IDT	获取价格	TQFP-100, Tray
71V65803S133PFGI	IDT	获取价格	TQFP-100, Tray
71V65803S133PFGI8	IDT	获取价格	TQFP-100, Reel
71V65803S133PFI	IDT	获取价格	ZBT SRAM, 512KX18, 4.2ns, CMOS, PQFP100, PLASTIC, MO-136, TQFP-100
71V65803S150BG	IDT	获取价格	PBGA-119, Tray

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