5秒后页面跳转
捷配首页

Datasheet > 71V546XS117PFGI
71V546XS117PFGI PDF预览

71V546XS117PFGI

更新时间： 2024-01-29 12:31:06
品牌 Logo 应用领域
艾迪悌 - IDT 时钟静态存储器内存集成电路
页数 文件大小 规格书
21页 164K
描述
3.3V Synchronous SRAM

阅读下载

获取价格

71V546XS117PFGI 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active包装说明：QFP, QFP100,.63X.87
Reach Compliance Code：compliant风险等级：5.56
最长访问时间：4.5 ns最大时钟频率 (fCLK)：117 MHz
I/O 类型：COMMONJESD-30 代码：R-PQFP-G100
JESD-609代码：e3内存密度：4718592 bit
内存集成电路类型：ZBT SRAM内存宽度：36
湿度敏感等级：3功能数量：1
端子数量：100字数：131072 words
字数代码：128000工作模式：SYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：128KX36输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：QFP
封装等效代码：QFP100,.63X.87封装形状：RECTANGULAR
封装形式：FLATPACK并行/串行：PARALLEL
峰值回流温度（摄氏度）：260电源：3.3 V
认证状态：Not Qualified最大待机电流：0.045 A
最小待机电流：3.14 V子类别：SRAMs
最大压摆率：0.285 mA最大供电电压 (Vsup)：3.465 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn) - annealed
端子形式：GULL WING端子节距：0.635 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
Base Number Matches：1

71V546XS117PFGI 数据手册

 浏览型号71V546XS117PFGI的Datasheet PDF文件第4页浏览型号71V546XS117PFGI的Datasheet PDF文件第5页浏览型号71V546XS117PFGI的Datasheet PDF文件第6页浏览型号71V546XS117PFGI的Datasheet PDF文件第8页浏览型号71V546XS117PFGI的Datasheet PDF文件第9页浏览型号71V546XS117PFGI的Datasheet PDF文件第10页 
IDT71V546, 128K x 36, 3.3V Synchronous SRAM with  
ZBT™ Feature, Burst Counter and Pipelined Outputs  
Commercial and Industrial Temperature Ranges  
InterleavedBurstSequenceTable(LBO=VDD)  
Sequence 1  
Sequence 2  
Sequence 3  
Sequence 4  
A1  
0
A0  
0
A1  
0
A0  
1
A1  
1
A0  
0
A1  
1
A0  
1
First Address  
Second Address  
Third Address  
0
1
0
0
1
1
1
0
1
0
1
1
0
0
0
1
Fourth Address(1)  
1
1
1
0
0
1
0
0
3821 tbl 09  
NOTE:  
1. Upon completion of the Burst sequence the counter wraps around to its initial state and continues counting.  
LinearBurstSequenceTable(LBO=VSS)  
Sequence 1  
Sequence 2  
Sequence 3  
Sequence 4  
A1  
0
A0  
0
A1  
0
A0  
1
A1  
1
A0  
0
A1  
1
A0  
1
First Address  
Second Address  
Third Address  
0
1
1
0
1
1
0
0
1
0
1
1
0
0
0
1
Fourth Address(1)  
1
1
0
0
0
1
1
0
3821 tbl 10  
NOTE:  
1. Upon completion of the Burst sequence the counter wraps around to its initial state and continues counting.  
FunctionalTimingDiagram(1)  
n+37  
CYCLE  
n+29  
n+30  
n+31  
n+32  
n+33  
n+34  
n+35  
n+36  
CLOCK  
(2)  
ADDRESS  
(A0 - A16)  
A37  
A37  
A29  
C29  
A30  
C30  
A31  
C31  
A32  
C32  
A33  
C33  
A34  
C34  
A35  
C35  
A36  
C36  
(2)  
CONTROL  
C37  
C37  
(R/W, ADV/LD, BWx)  
(2)  
DATA  
D/Q35  
D/Q27  
D/Q28  
D/Q29  
D/Q30  
D/Q32  
D/Q33  
D/Q34  
D/Q31  
I/O [0:31], I/O P[1:4]  
,
NOTE:  
3821 drw 03  
1. This assumes CEN, CE1, CE2, CE2 are all true.  
2. All Address, Control and Data_In are only required to meet set-up and hold time with respect to the rising edge of clock. Data_Out is valid after a clock-to-data  
delay from the rising edge of clock.  
7
6.42  
1...45678910...21

下载PDF

与71V546XS117PFGI相关器件

型号 品牌 描述 获取价格 数据表
71V546XS133PFG IDT 3.3V Synchronous SRAM

获取价格
71V546XS133PFGI IDT 3.3V Synchronous SRAM

获取价格
71V547 RENESAS 3.3V 128K x 36 ZBT Synchronous Flow-Through SRAM

获取价格
71V547S100PFG IDT Synchronous SRAM

获取价格
71V547S100PFG8 IDT Synchronous SRAM

获取价格
71V547S100PFGI IDT Synchronous SRAM

获取价格

与71V546XS117PFGI相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证