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71V546XS117PFGI

更新时间： 2024-01-04 02:38:18

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艾迪悌 - IDT		时钟静态存储器内存集成电路
页数	文件大小	规格书
21页	164K
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3.3V Synchronous SRAM

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71V546XS117PFGI 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	包装说明：	QFP, QFP100,.63X.87
Reach Compliance Code：	compliant	风险等级：	5.56
最长访问时间：	4.5 ns	最大时钟频率 (fCLK)：	117 MHz
I/O 类型：	COMMON	JESD-30 代码：	R-PQFP-G100
JESD-609代码：	e3	内存密度：	4718592 bit
内存集成电路类型：	ZBT SRAM	内存宽度：	36
湿度敏感等级：	3	功能数量：	1
端子数量：	100	字数：	131072 words
字数代码：	128000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	128KX36	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	QFP
封装等效代码：	QFP100,.63X.87	封装形状：	RECTANGULAR
封装形式：	FLATPACK	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	260	电源：	3.3 V
认证状态：	Not Qualified	最大待机电流：	0.045 A
最小待机电流：	3.14 V	子类别：	SRAMs
最大压摆率：	0.285 mA	最大供电电压 (Vsup)：	3.465 V
最小供电电压 (Vsup)：	3.135 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn) - annealed
端子形式：	GULL WING	端子节距：	0.635 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
Base Number Matches：	1

71V546XS117PFGI 数据手册

IDT71V546, 128K x 36, 3.3V Synchronous SRAM with

ZBT™ Feature, Burst Counter and Pipelined Outputs

Commercial and Industrial Temperature Ranges

SynchronousTruthTable⁽¹⁾

Chip⁽⁵⁾

ADV/LD

ADDRESS

USED

PREVIOUIS CYCLE

CURRENT CYCLE

I/O

CEN

BWx

R/W

Enable

(2 cycles later)

Select

Valid

External

Internal

LOAD WRITE

LOAD READ

D⁽⁷⁾

Q⁽⁷⁾

D⁽⁷⁾

Valid

LOAD WRITE/

BURST WRITE

(Advance Burst Counter)⁽²⁾

Internal

LOAD READ/

BURST READ

Q⁽⁷⁾

(Advance Burst Counter)⁽²⁾

Deselect

DESELECT or STOP⁽³⁾

HiZ

DESELECT / NOOP

NOOP

SUSPEND⁽⁴⁾

Previous Value

3821 tbl 07

NOTES:

1. L = VIL, H = VIH, X = Don’t Care.

2. When ADV/LD signal is sampled high, the internal burst counter is incremented. The R/W signal is ignored when the counter is advanced. Therefore the nature of

the burst cycle (Read or Write) is determined by the status of the R/W signal when the first address is loaded at the beginning of the burst cycle.

3. Deselect cycle is initiated when either (CE1, or CE2 is sampled high or CE2 is sampled low) and ADV/LD is sampled low at rising edge of clock. The data bus will

tri-state two cycles after deselect is initiated.

4. When CEN is sampled high at the rising edge of clock, that clock edge is blocked from propogating through the part. The state of all the internal registers and the I/

Os remains unchanged.

5. To select the chip requires CE1 = L, CE2 = L, CE2 = H on these chip enables. Chip is deselected if either one of the chip enables is false.

6. Device Outputs are ensured to be in High-Z after the first rising edge of clock upon power-up.

7. Q - Data read from the device, D - data written to the device.

Partial Truth Table for Writes⁽¹⁾

Operation

R/W

READ

WRITE ALL BYTES

(2)

WRITE BYTE 1 (I/O [0:7], I/OP1

)

(2)

WRITE BYTE 2 (I/O [8:15], I/OP2

)

(2)

WRITE BYTE 3 (I/O [16:23], I/OP3

)

WRITE BYTE 4 (I/O [24:31], I/OP4

)

NO WRITE

3821 tbl 08

NOTES:

1. L = VIL, H = VIH, X = Don’t Care.

2. Multiple bytes may be selected during the same cycle.

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