Datasheet > 71V546S133PFGI8

71V546S133PFGI8

更新时间： 2024-01-14 03:36:40

品牌	Logo	应用领域
艾迪悌 - IDT		时钟静态存储器内存集成电路
页数	文件大小	规格书
21页	228K
描述
Synchronous SRAM with ZBT Feature Burst Counter and Pipelined Outputs

阅读下载

获取价格

技术参数
数据手册

如果您发现信息不准确，欢迎纠错

71V546S133PFGI8 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	TQFP
包装说明：	QFP, QFP100,.63X.87	针数：	100
Reach Compliance Code：	compliant	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.2
最长访问时间：	4.2 ns	最大时钟频率 (fCLK)：	133 MHz
I/O 类型：	COMMON	JESD-30 代码：	R-PQFP-G100
JESD-609代码：	e3	内存密度：	4718592 bit
内存集成电路类型：	ZBT SRAM	内存宽度：	36
湿度敏感等级：	3	功能数量：	1
端子数量：	100	字数：	131072 words
字数代码：	128000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	128KX36	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	QFP
封装等效代码：	QFP100,.63X.87	封装形状：	RECTANGULAR
封装形式：	FLATPACK	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	260	电源：	3.3 V
认证状态：	Not Qualified	最大待机电流：	0.045 A
最小待机电流：	3.14 V	子类别：	SRAMs
最大压摆率：	0.31 mA	最大供电电压 (Vsup)：	3.465 V
最小供电电压 (Vsup)：	3.135 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	MATTE TIN
端子形式：	GULL WING	端子节距：	0.635 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
Base Number Matches：	1

71V546S133PFGI8 数据手册

◆

128K x 36, 3.3V Synchronous

SRAM with ZBT Feature

Burst Counter and Pipelined Outputs

IDT71V546S

Features

128K x 36 memory configuration, pipelined outputs

Supports high performance system speed - 133 MHz

(4.2 ns Clock-to-Data Access)

Positive clock-edge triggered address, data, and control

signal registers for fully pipelined applications

4-word burst capability (interleaved or linear)

Individual byte write (BW1 - BW4) control (May tie active)

Three chip enables for simple depth expansion

Single 3.3V power supply ( 5%)

ZBT^TMFeature - No dead cycles between write and read

cycles

Internally synchronized registered outputs eliminate the

need to control OE

Single R/W (READ/WRITE) control pin

Packaged in a JEDEC standard 100-pin TQFP package

Green parts available, see Ordering Information

Functional Block Diagram

128K x 36 BIT

MEMORY ARRAY

LBO

Address A [0:16]

Address

CE1, CE2, CE2

R/W

Control

CEN

ADV/LD

BWx

Control Logic

Clk

Mux

Sel

Output Register

Clock

Gate

3821 drw 01

Data I/O [0:31], I/O P[1:4]

AUGUST 2017

ZBT and Zero Bus Turnaround are trademarks of Integrated Device Technology, Inc. and the architecture is supported by Micron Technology and Motorola Inc.

DSC-3821/07

12 3 4 5 6 7...21

下载PDF

与71V546S133PFGI8相关器件

型号	品牌	描述	获取价格	数据表
71V546XS100PFG	IDT	3.3V Synchronous SRAM	获取价格
71V546XS100PFGI	IDT	3.3V Synchronous SRAM	获取价格
71V546XS117PFG	IDT	3.3V Synchronous SRAM	获取价格
71V546XS117PFGI	IDT	3.3V Synchronous SRAM	获取价格
71V546XS133PFG	IDT	3.3V Synchronous SRAM	获取价格
71V546XS133PFGI	IDT	3.3V Synchronous SRAM	获取价格