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71V3557SA85BQG8

更新时间： 2024-02-22 20:07:48
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器
页数 文件大小 规格书
28页 523K
描述
SRAM

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71V3557SA85BQG8 技术参数

生命周期：Obsolete包装说明：,
Reach Compliance Code：unknown风险等级：5.84
Base Number Matches：1

71V3557SA85BQG8 数据手册

 浏览型号71V3557SA85BQG8的Datasheet PDF文件第5页浏览型号71V3557SA85BQG8的Datasheet PDF文件第6页浏览型号71V3557SA85BQG8的Datasheet PDF文件第7页浏览型号71V3557SA85BQG8的Datasheet PDF文件第9页浏览型号71V3557SA85BQG8的Datasheet PDF文件第10页浏览型号71V3557SA85BQG8的Datasheet PDF文件第11页 
IDT71V3557, IDT71V3559, 128K x 36, 256K x 18, 3.3V Synchronous SRAMs with  
ZBT™ Feature, 3.3V I/O, Burst Counter, and Flow-Through Outputs  
Commercial and Industrial Temperature Ranges  
Pin Configuration — 128K x 36, 165 fBGA  
1
2
3
4
5
6
7
8
9
10  
11  
(3)  
(3)  
A
B
C
D
E
F
NC  
A
ADV/LD  
OE  
NC  
A
NC  
7
8
CE  
BW  
BW  
BW  
CE  
2
CEN  
R/W  
1
3
2
(3)  
(3)  
NC  
A
6
CE  
2
CLK  
NC  
A
9
NC  
I/O  
BW  
4
1
I/O  
NC  
I/O  
V
DDQ  
V
SS  
V
SS  
V
SS  
V
SS  
V
SS  
V
NC  
I/O  
P3  
DDQ  
P2  
I/O  
V
DDQ  
V
DD  
V
SS  
V
SS  
V
SS  
V
DD  
V
I/O  
14  
17  
16  
DDQ  
15  
I/O  
I/O  
18  
V
DDQ  
V
DD  
V
SS  
V
SS  
V
SS  
V
DD  
V
I/O  
13  
I/O  
12  
19  
DDQ  
I/O  
21  
I/O  
20  
V
DDQ  
V
DD  
V
SS  
V
SS  
V
SS  
V
DD  
V
I/O  
I/O  
10  
DDQ  
11  
G
H
J
I/O  
I/O  
V
V
V
V
V
V
V
I/O  
I/O  
8
23  
22  
DDQ  
DD  
SS  
SS  
SS  
DD  
DDQ  
9
(1)  
(2)  
(6)  
V
SS  
V
DD  
NC  
V
DD  
V
SS  
V
SS  
V
SS  
V
DD  
NC  
NC  
I/O  
NC/ZZ  
I/O  
25  
I/O  
24  
V
DDQ  
V
DD  
V
SS  
V
SS  
V
SS  
V
DD  
V
DDQ  
I/O  
6
7
K
L
M
N
P
I/O  
I/O  
V
V
V
V
V
V
V
I/O  
I/O  
4
27  
26  
DDQ  
DD  
SS  
SS  
SS  
DD  
DDQ  
5
I/O  
29  
I/O  
28  
V
DDQ  
V
DD  
V
SS  
V
SS  
V
SS  
V
DD  
V
DDQ  
I/O  
3
I/O  
2
I/O  
31  
I/O  
30  
V
DDQ  
V
DD  
V
SS  
V
SS  
V
SS  
V
DD  
V
DDQ  
I/O  
1
I/O  
0
(1)  
NC/  
TRST(4, 5)  
I/O  
P4  
NC  
V
DDQ  
V
SS  
NC  
V
SS  
V
SS  
V
DDQ  
NC  
I/O  
P1  
(3)  
(4)  
(4)  
NC  
LBO  
NC  
A
A
NC/TDI  
A
NC/TDO  
A
10  
A
A
14  
NC  
5
2
1
13  
(3)  
(4)  
R
NC  
A
A
NC/TMS(4)  
A
NC/TCK  
A
A
A
15  
A
16  
4
3
0
11  
12  
5282 tbl 25  
Pin Configuration - 256K x 18, 165 fBGA  
1
2
3
4
5
6
7
8
9
10  
11  
(3)  
(3)  
A
B
C
D
E
F
NC  
NC  
A
NC  
ADV/LD  
NC  
A
A
10  
7
8
CE  
BW  
CE  
2
CEN  
R/W  
1
2
(3)  
(3)  
A
6
CE  
2
NC  
CLK  
NC  
A
9
NC  
BW  
OE  
1
NC  
NC  
I/O  
V
DDQ  
V
SS  
V
SS  
V
SS  
V
SS  
V
SS  
V
NC  
NC  
NC  
NC  
NC  
NC  
I/O  
P1  
DDQ  
NC  
V
DDQ  
V
DD  
V
SS  
V
SS  
V
SS  
V
DD  
V
I/O  
7
8
DDQ  
NC  
I/O  
V
DDQ  
V
DD  
V
SS  
V
SS  
V
SS  
V
DD  
V
I/O  
6
9
DDQ  
NC  
I/O  
10  
V
DDQ  
V
DD  
V
SS  
V
SS  
V
SS  
V
DD  
V
I/O  
5
DDQ  
G
H
J
NC  
I/O  
V
DDQ  
V
DD  
V
SS  
V
SS  
V
SS  
V
DD  
V
I/O  
4
11  
DDQ  
Vss(1)  
V
DD  
NC  
V
DD  
V
SS  
V
SS  
V
SS  
V
DD  
NC  
NC/ZZ  
(2)  
(6)  
I/O  
NC  
NC  
NC  
NC  
NC  
V
DDQ  
V
DD  
V
SS  
V
SS  
V
SS  
V
DD  
V
I/O  
3
NC  
12  
DDQ  
K
L
M
N
P
I/O  
V
DDQ  
V
DD  
V
SS  
V
SS  
V
SS  
V
DD  
V
I/O  
2
NC  
13  
DDQ  
I/O  
V
DDQ  
V
DD  
V
SS  
V
SS  
V
SS  
V
DD  
V
I/O  
1
NC  
14  
DDQ  
I/O  
V
DDQ  
V
DD  
V
SS  
V
SS  
V
SS  
V
DD  
V
I/O  
0
NC  
15  
DDQ  
(1)  
I/O  
V
DDQ  
V
SS  
NC  
V
SS  
V
SS  
V
DDQ  
NC  
NC  
P2  
NC/  
TRST(4, 5)  
(3)  
(4)  
(4)  
NC  
LBO  
NC  
A
5
A
2
NC/TDI  
A
1
NC/TDO  
A
11  
A
A
15  
NC  
14  
(3)  
(4)  
R
NC  
A
4
A
3
NC/TMS(4)  
A
0
NC/TCK  
A
12  
A
A
16  
A
17  
13  
5282 tbl 25a  
NOTES:  
1. H1 and N7 do not have to be directly connected to VSS as long as the input voltage is < VIL.  
2. H2 does not have to be directly connected directly to VDD as long as the input voltage is ≥ VIH.  
3. A9, B9, B11, A1, R2, and P2 are reserved for future 9M, 18M, 36M, 72M, 144M, and 288M respectively.  
4. These pins are NC for the "S" version and the JTAG signal listed for the "SA" version.  
5. TRST is offered as an optional JTAG reset if requested in the application. If not needed, can be left floating and will internally be pulled to VDD.  
6. Pin H11 supports ZZ (sleep mode) for the latest die revisions.  
6.482  
1...567891011...28

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