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70V05L20JG

更新时间： 2024-11-12 18:53:07

品牌	Logo	应用领域
艾迪悌 - IDT		静态存储器内存集成电路
页数	文件大小	规格书
22页	162K
描述
Dual-Port SRAM, 8KX8, 20ns, CMOS, PQCC68, 0.950 X 0.950 INCH, 0.170 INCH HEIGHT, GREEN, PLASTIC, LCC-68

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70V05L20JG 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	LCC
包装说明：	QCCN, LDCC68,1.0SQ	针数：	68
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.41	风险等级：	5.12
最长访问时间：	20 ns	I/O 类型：	COMMON
JESD-30 代码：	S-PQCC-N68	JESD-609代码：	e3
长度：	24.2062 mm	内存密度：	65536 bit
内存集成电路类型：	DUAL-PORT SRAM	内存宽度：	8
湿度敏感等级：	1	功能数量：	1
端口数量：	2	端子数量：	68
字数：	8192 words	字数代码：	8000
工作模式：	ASYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	8KX8
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	QCCN	封装等效代码：	LDCC68,1.0SQ
封装形状：	SQUARE	封装形式：	CHIP CARRIER
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	260
电源：	3.3 V	认证状态：	Not Qualified
座面最大高度：	4.572 mm	最大待机电流：	0.0025 A
最小待机电流：	3 V	子类别：	SRAMs
最大压摆率：	0.175 mA	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Matte Tin (Sn) - annealed
端子形式：	NO LEAD	端子节距：	1.27 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
宽度：	24.2062 mm	Base Number Matches：	1

70V05L20JG 数据手册

IDT70V05S/L

HIGH-SPEED 3.3V

8K x 8 DUAL-PORT

STATIC RAM

Features

◆

True Dual-Ported memory cells which allow simultaneous

reads of the same memory location

High-speed access

one device

M/S = VIH for BUSY output flag on Master

M/S = VIL for BUSY input on Slave

Interrupt Flag

On-chip port arbitration logic

◆

–

Commercial: 15/20/25/35/55ns (max.)

Industrial: 20ns (max.)

◆

Low-power operation

Full on-chip hardware support of semaphore signaling

between ports

–

IDT70V05S

◆

Active:400mW(typ.)

Standby: 3.3mW (typ.)

IDT70V05L

Fully asynchronous operation from either port

TTL-compatible, single 3.3V (±0.3V) power supply

Available in 68-pin PGA and PLCC, and a 64-pin TQFP

Industrial temperature range (-40°C to +85°C) is available

for selected speeds

–

Active:380mW(typ.)

Standby: 660µW (typ.)

◆

IDT70V05 easily expands data bus width to 16 bits or more

using the Master/Slave select when cascading more than

Green parts available, see ordering information

Functional Block Diagram

OEL

OER

R/W

I/O0L- I/O7L

I/O0R-I/O7R

I/O

Control

I/O

Control

(1,2)

BUSY

12L

12R

Address

Decoder

MEMORY

ARRAY

Address

Decoder

ARBITRATION

INTERRUPT

SEMAPHORE

LOGIC

R/W

SEM

M/S

(2)

INTL

INTR

2942 drw 01

NOTES:

1. (MASTER): BUSY is output; (SLAVE): BUSY is input.

2. BUSY outputs and INT outputs are non-tri-stated push-pull.

JUNE 2012

DSC 2941/10

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