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70V05L35GG8

更新时间： 2024-09-24 14:27:27
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
22页 162K
描述
Dual-Port SRAM, 8KX8, 35ns, CMOS, CPGA68, 1.180 X 1.180 INCH, 0.160 INCH HEIGHT, GREEN, CERAMIC, PGA-68

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70V05L35GG8 技术参数

生命周期：Obsolete包装说明：1.180 X 1.180 INCH, 0.160 INCH HEIGHT, GREEN, CERAMIC, PGA-68
Reach Compliance Code：unknown风险等级：5.68
Is Samacsys：N最长访问时间：35 ns
其他特性：INTERRUPT FLAG; SEMAPHORE; AUTOMATIC POWER-DOWNJESD-30 代码：S-CPGA-P68
JESD-609代码：e3长度：29.464 mm
内存密度：65536 bit内存集成电路类型：DUAL-PORT SRAM
内存宽度：8功能数量：1
端子数量：68字数：8192 words
字数代码：8000工作模式：ASYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：8KX8封装主体材料：CERAMIC, METAL-SEALED COFIRED
封装代码：PGA封装形状：SQUARE
封装形式：GRID ARRAY并行/串行：PARALLEL
座面最大高度：5.207 mm最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：NO技术：CMOS
温度等级：COMMERCIAL端子面层：MATTE TIN
端子形式：PIN/PEG端子节距：2.54 mm
端子位置：PERPENDICULAR宽度：29.464 mm
Base Number Matches：1

70V05L35GG8 数据手册

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IDT70V05S/L  
HIGH-SPEED 3.3V  
8K x 8 DUAL-PORT  
STATIC RAM  
Features  
◆
True Dual-Ported memory cells which allow simultaneous  
reads of the same memory location  
High-speed access  
one device  
M/S = VIH for BUSY output flag on Master  
M/S = VIL for BUSY input on Slave  
Interrupt Flag  
On-chip port arbitration logic  
◆
◆
◆
◆
◆
–
–
Commercial: 15/20/25/35/55ns (max.)  
Industrial: 20ns (max.)  
◆
Low-power operation  
Full on-chip hardware support of semaphore signaling  
between ports  
–
IDT70V05S  
◆
◆
◆
◆
Active:400mW(typ.)  
Standby: 3.3mW (typ.)  
IDT70V05L  
Fully asynchronous operation from either port  
TTL-compatible, single 3.3V (±0.3V) power supply  
Available in 68-pin PGA and PLCC, and a 64-pin TQFP  
Industrial temperature range (-40°C to +85°C) is available  
for selected speeds  
–
Active:380mW(typ.)  
Standby: 660µW (typ.)  
◆
◆
IDT70V05 easily expands data bus width to 16 bits or more  
using the Master/Slave select when cascading more than  
Green parts available, see ordering information  
Functional Block Diagram  
OEL  
OER  
CE  
L
CE  
R/W  
R
R/W  
L
R
,
I/O0L- I/O7L  
I/O0R-I/O7R  
I/O  
Control  
I/O  
Control  
(1,2)  
L
(1,2)  
R
BUSY  
BUSY  
A
12L  
A
12R  
0R  
Address  
Decoder  
MEMORY  
ARRAY  
Address  
Decoder  
A
0L  
A
13  
13  
ARBITRATION  
INTERRUPT  
SEMAPHORE  
LOGIC  
CE  
OE  
L
L
CE  
OE  
R/W  
R
R
R
R/W  
L
SEM  
L
SEM  
R
M/S  
(2)  
(2)  
INTL  
INTR  
2942 drw 01  
NOTES:  
1. (MASTER): BUSY is output; (SLAVE): BUSY is input.  
2. BUSY outputs and INT outputs are non-tri-stated push-pull.  
JUNE 2012  
1
DSC 2941/10  
©2012IntegratedDeviceTechnology,Inc.  
1234567...22

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与70V05L35GG8相关器件

型号 品牌 获取价格 描述 数据表
70V05L35GGI IDT

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 		Dual-Port SRAM, 8KX8, 35ns, CMOS, CPGA68, CERAMIC, PGA-68
70V05L35GGI8 IDT

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 		HIGH-SPEED 3.3V 8K x 8 DUAL-PORT STATIC RAM
70V05L35J IDT

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 		PLCC-68, Tube
70V05L35J8 IDT

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 		PLCC-68, Reel
70V05L35JG IDT

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 		HIGH-SPEED 3.3V 8K x 8 DUAL-PORT STATIC RAM
70V05L35JG8 IDT

获取价格

 		Application Specific SRAM, 8KX8, 35ns, CMOS, PQCC68
70V05L35JGI IDT

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 		HIGH-SPEED 3.3V 8K x 8 DUAL-PORT STATIC RAM
70V05L35JGI8 IDT

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 		HIGH-SPEED 3.3V 8K x 8 DUAL-PORT STATIC RAM
70V05L35PFG IDT

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 		HIGH-SPEED 3.3V 8K x 8 DUAL-PORT STATIC RAM
70V05L35PFG8 IDT

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