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5P49EE602NLGI8

更新时间： 2024-01-16 01:18:29

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艾迪悌 - IDT		时钟发生器
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VERSACLOCK? LOW POWER CLOCK GENERATOR

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5P49EE602NLGI8 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Not Recommended	零件包装代码：	VFQFPN
包装说明：	HVQCCN, LCC24,.16SQ,20	针数：	24
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.29
JESD-30 代码：	S-XQCC-N24	JESD-609代码：	e3
长度：	4 mm	湿度敏感等级：	3
端子数量：	24	最高工作温度：	85 °C
最低工作温度：	-40 °C	最大输出时钟频率：	120 MHz
封装主体材料：	UNSPECIFIED	封装代码：	HVQCCN
封装等效代码：	LCC24,.16SQ,20	封装形状：	SQUARE
封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE	峰值回流温度（摄氏度）：	260
电源：	1.8 V	主时钟/晶体标称频率：	40 MHz
认证状态：	Not Qualified	座面最大高度：	1 mm
子类别：	Clock Generators	最大供电电压：	1.89 V
最小供电电压：	1.71 V	标称供电电压：	1.8 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn) - annealed
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	4 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, VIDEO
Base Number Matches：	1

5P49EE602NLGI8 数据手册

IDT5P49EE602

VERSACLOCK^®LOW POWER CLOCK GENERATOR

EEPROM CLOCK GENERATOR

Example

Fc = 150KHz is the desired loop bandwidth. The total A*M

value is 160. The (damping factor) target should be 0.7,

meaning the loop is critically damped. Given Fc and A*M, an

optimal loop filter setting needs to be solved for that will

meet both the PLL loop bandwidth and maintain loop

stability.

Choose a mid-range charge pump from register table

Icp= 11.9uA.

K* K^VCO= 300MHz/V * 40uA = 12000A/Vs

-1

c = 2* Fc = 9.42x10 s

PLL Loop Bandwidth:

Charge pump gain (K) = Ip / 2

p = (Cz + Cp)/(Rz * Cz * Cp) = z (1 + Cz / Cp)

VCO gain (K^VCO) = 950MHz/V * 2

Solving for Rz, the best possible value Rz=30kOhms

(RZ[1:0]=10) gives

M = Total multiplier value (See the PRE-SCALERS,

FEEDBACK-DIVIDERS, POST-DIVIDERS section for more

detail)

= 1.2

Solving back for the PLL loop bandwidth, Fc=149kHz.

The phase margin must be checked for loop stability.

c = (Rz * K* K^VCO* Cz)/(M * (Cz + Cp))

Fc = c / 2

-1

5 -1

m = (360 / 2) * [tan^-1(9.42x10 s / 1.19x10 s )

-1

6 -1

Note, the phase/frequency detector frequency (F^PFD) is

typically seven times the PLL closed-loop bandwidth (Fc)

but too high of a ratio will reduce your phase margin thus

compromising loop stability.

- tan (9.42x10 s / 1.23x10 s )] = 45°

The phase margin would be acceptable with a fairly stable

loop.

To determine if the loop is stable, the phase margin (m)

would need to be calculated as follows.

Phase Margin:

z = 1 / (Rz * Cz)

p = (Cz + Cp)/(Rz * Cz * Cp)

-1

m = (360 / 2) * [tan (c/ z) - tan (c/ p)]

To ensure stability in the loop, the phase margin is

recommended to be > 60° but too high will result in the lock

time being excessively long. Certain loop filter parameters

would need to be compromised to not only meet a required

loop bandwidth but to also maintain loop stability.

IDT™ VERSACLOCK LOW POWER CLOCK GENERATOR

IDT5P49EE602 REV C 061110

1...5 6 789 10 11...25

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