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WED2ZL361MV42BC

更新时间： 2024-01-02 11:55:38
品牌 Logo 应用领域
WEDC 内存集成电路静态存储器
页数 文件大小 规格书
12页 331K
描述
1Mx36 Synchronous Pipeline Burst NBL SRAM

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WED2ZL361MV42BC 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：PLASTIC, BGA-119Reach Compliance Code：unknown
风险等级：5.82Is Samacsys：N
最长访问时间：4.2 ns其他特性：PIPELINED ARCHITECTURE
JESD-30 代码：R-PBGA-B119长度：23 mm
内存密度：37748736 bit内存集成电路类型：ZBT SRAM
内存宽度：36功能数量：1
端子数量：119字数：1048576 words
字数代码：1000000工作模式：SYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：1MX36封装主体材料：PLASTIC/EPOXY
封装代码：BGA封装形状：RECTANGULAR
封装形式：GRID ARRAY并行/串行：PARALLEL
峰值回流温度（摄氏度）：NOT SPECIFIED认证状态：Not Qualified
座面最大高度：1.9 mm最大供电电压 (Vsup)：3.465 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子形式：BALL
端子节距：1.27 mm端子位置：BOTTOM
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：17 mm
Base Number Matches：1

WED2ZL361MV42BC 数据手册

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WED2ZL361MV  
White Electronic Designs  
1Mx36 Synchronous Pipeline Burst NBL SRAM  
FEATURES  
DESCRIPTION  
ꢀ
ꢀ
ꢀ
Fast clock speed: 166, 150, 133, and 100MHz  
The WEDC SyncBurst — SRAM family employs high-  
speed, low-power CMOS designs that are fabricated  
using an advanced CMOS process. WEDC’s 32Mb  
SyncBurst SRAMs integrate two 1M x 18 SRAMs into a  
single BGA package to provide 1M x 36 configuration. All  
synchronous inputs pass through registers controlled by  
a positive-edge-triggered single-clock input (CLK). The  
NBL or No Bus Latency Memory utilizes all the bandwidth  
in any combination of operating cycles. Address, data  
inputs, and all control signals except output enable and  
linear burst order are synchronized to input clock. Burst  
order control must be tied “High or Low.” Asynchronous  
inputs include the sleep mode enable (ZZ). Output Enable  
controls the outputs at any given time. Write cycles are  
internally self-timed and initiated by the rising edge of the  
clock input. This feature eliminates complex off-chip write  
pulse generation and provides increased timing flexibility  
for incoming signals.  
Fast access times: 3.5ns, 3.8ns, 4.2ns, and 5.0ns  
Fast OE# access times: 3.5ns, 3.8ns, 4.2ns, and  
5.0ns  
ꢀ
ꢀ
ꢀ
ꢀ
Single +3.3V 5ꢀ power supply (VCC)  
Snooze Mode for reduced-standby power  
Individual Byte Write control  
Clock-controlled and registered addresses, data  
I/Os and control signals  
ꢀ
ꢀ
Burst control (interleaved or linear burst)  
Packaging:  
•
119-bump BGA package  
ꢀ
Low capacitive bus loading  
This product is subject to change without notice.  
FIGURE 1 – PIN CONFIGURATION  
(Top View)  
Block Diagram  
1
VCC  
2
SA  
3
SA  
4
SA  
5
SA  
6
SA  
7
VCC  
A
B
C
D
E
F
G
H
J
SA  
NC  
CE2  
SA  
SA  
SA  
VSS  
VSS  
VSS  
ADV#  
VCC  
NC  
CE1#  
OE#  
SA  
WE#  
VCC  
CLK  
NC  
CKE#  
SA1  
SA0  
VCC  
SA  
NC  
SA  
SA  
VSS  
VSS  
VSS  
CE2#  
SA  
DQPB DQB  
DQB  
DQB  
NC  
NC  
1M x 18  
1M x 18  
DQC DQPC  
DQC  
VCC  
DQC  
DQC  
VCC  
DQD  
DQD  
VCC  
DQD  
DQD DQPD  
NC  
NC  
VCC  
CLK  
CKE#  
ADV#  
LBO#  
CE1#  
CE2  
CLK  
CLK  
CKE#  
ADV#  
LBO#  
CS1#  
CS2  
CKE#  
ADV#  
LBO#  
CS1#  
CS2  
DQC  
DQC  
DQC BWC#  
DQC  
VCC  
DQD  
DQD BWD#  
DQD  
DQD  
DQB  
VCC  
DQB  
DQB  
VCC  
DQA  
DQA  
VCC  
CE2#  
OE#  
CS2#  
OE#  
WE#  
ZZ  
CS2#  
OE#  
WE#  
ZZ  
BWB# DQB  
WE#  
ZZ  
VSS  
NC  
VSS  
VSS  
NC  
VSS  
DQB  
VCC  
DQA  
Address Bus  
(SA0 - SA19)  
K
L
BWA# DQA  
DQc, DQd  
DQPc, DQPd  
DQa, DQb  
DQPa, DQPb  
VSS  
VSS  
VSS  
LBO  
SA  
VSS  
VSS  
VSS  
NC  
SA  
DQA  
DQA  
DQPA DQA  
SA  
NC  
NC  
M
N
P
R
T
DQA  
DQa - DQd  
DQPa - DQPd  
SA  
NC  
NC  
NC  
ZZ  
VCC  
NC  
NC  
U
1
White Electronic Designs Corporation • (602) 437-1520 • www.wedc.com  
June 2004  
Rev. 3  
1234567...12

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型号 品牌 获取价格 描述 数据表
WED2ZL361MV42BCI WEDC

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 		SRAM,
WED2ZL361MV42BI WEDC

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WED2ZL361MV50BC WEDC

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