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W83194R-67B

更新时间： 2024-01-20 13:14:35

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华邦 - WINBOND		时钟
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18页	257K
描述
100MHZ 3-DIMM CLOCK FOR VIA MVP4

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W83194R-67B 技术参数

生命周期：	Obsolete	零件包装代码：	SSOP
包装说明：	SSOP, SSOP48,.4	针数：	48
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.23
其他特性：	ALSO REQUIRES 2.5V SUPPLY	JESD-30 代码：	R-PDSO-G48
JESD-609代码：	e3	长度：	15.875 mm
端子数量：	48	最高工作温度：	70 °C
最低工作温度：		最大输出时钟频率：	133 MHz
封装主体材料：	PLASTIC/EPOXY	封装代码：	SSOP
封装等效代码：	SSOP48,.4	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, SHRINK PITCH	电源：	2.5,3.3 V
主时钟/晶体标称频率：	14.318 MHz	认证状态：	Not Qualified
座面最大高度：	2.794 mm	子类别：	Clock Generators
最大供电电压：	3.465 V	最小供电电压：	3.135 V
标称供电电压：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	MATTE TIN	端子形式：	GULL WING
端子节距：	0.635 mm	端子位置：	DUAL
宽度：	7.5 mm	uPs/uCs/外围集成电路类型：	CLOCK GENERATOR, PROCESSOR SPECIFIC

W83194R-67B 数据手册

W83194R-67B

PRELIMINARY

3.0 BLOCK DIAGRAM

48MHz

24MHz

PLL2

1/2

Xin

XTAL

OSC

REF(0:1)

Xout

BUFFER IN

CPUCLK_F

PLL1

Spread

Spectrum

STOP

CPUCLK(0:2)

SDRAM_F

FS(0:3)*

MODE*

SDRAM(0:11)

LATCH

PCI

Clock

Divider

PCICLK(0:4)

PCICLK_F

POR

*CPU_STOP#

*PCI_STOP#

Control

Logic

SDATA*

SDCLK*

Config.

Reg.

4.0 PIN CONFIGURATION

REF1/ *FS2

VddL1

CPUCLK_F

Vddq1

* PCI_STOP#/REF0

Vss

Xin

CPUCLK0

Vss

Xout

Vddq2

CPUCLK1

CPUCLK2

PCICLK_F/ *MODE

PCICLK0/ *FS3

*CPU_STOP#

Vss

PCICLK1

PCICLK2

SDRAM_F

SDRAM 0

SDRAM 1

Vddq3

SDRAM 2

SDRAM 3

Vss

PCICLK3

PCICLK4

Vddq2

BUFFER IN

Vss

SDRAM 4

SDRAM 5

SDRAM11

SDRAM10

Vddq3

SDRAM 6

SDRAM 7

Vddq4

SDRAM 9

SDRAM 8

Vss

48MHz/ *FS0

*SDATA

*SCLK

24MHz/ *FS1

Publication Release Date: Dec.. 1999

Revision 0.50

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