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UPD44646093AF5-E20-FQ1-A

更新时间： 2024-01-29 19:37:39

品牌	Logo	应用领域
瑞萨 - RENESAS		时钟双倍数据速率静态存储器内存集成电路
页数	文件大小	规格书
42页	786K
描述
IC,SYNC SRAM,DDR,8MX9,CMOS,BGA,165PIN,PLASTIC

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UPD44646093AF5-E20-FQ1-A 技术参数

是否Rohs认证：	符合	生命周期：	Active
Reach Compliance Code：	compliant	风险等级：	5.8
最长访问时间：	0.45 ns	最大时钟频率 (fCLK)：	500 MHz
I/O 类型：	COMMON	JESD-30 代码：	R-PBGA-B165
内存密度：	75497472 bit	内存集成电路类型：	STANDARD SRAM
内存宽度：	9	端子数量：	165
字数：	8388608 words	字数代码：	8000000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	8MX9
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装等效代码：	BGA165,11X15,40
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY
并行/串行：	PARALLEL	电源：	1.5,1.8 V
认证状态：	Not Qualified	最大待机电流：	0.44 A
最小待机电流：	1.7 V	子类别：	SRAMs
最大压摆率：	0.69 mA	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	Base Number Matches：	1

UPD44646093AF5-E20-FQ1-A 数据手册

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DATA SHEET

MOS INTEGRATED CIRCUIT

μPD44646092A-A, 44646182A-A, 44646362A-A, 44646093A-A, 44646183A-A, 44646363A-A

72M-BIT DDR II+ SRAM

2.0 & 2.5 CLOCK CYCLES READ LATENCY

2-WORD BURST OPERATION

Description

The μPD44646092A-A and μPD44646093A-A are 8,388,608-word by 9-bit, the μPD44646182A-A and μPD44646183A-A

are 4,194,304-word by 18-bit and the μPD44646362A-A and μPD44646363A-A are 2,097,152-word by 36-bit synchronous

double data rate static RAM fabricated with advanced CMOS technology using full CMOS six-transistor memory cell.

The μPD44646xx2A-A is for 2.0 clock cycles and the μPD44646xx3A-A is for 2.5 clock cycles read latency. The

μPD44646092A-A, μPD44646093A-A, μPD44646182A-A, μPD44646183A-A, μPD44646362A-A and μPD44646363A-A

integrate unique synchronous peripheral circuitry and a burst counter. All input registers controlled by an input clock pair (K

and K#) are latched on the positive edge of K and K#.

These products are suitable for application which require synchronous operation, high speed, low voltage, high density

and wide bit configuration.

These products are packaged in 165-pin PLASTIC BGA.

Features

• 1.8 ± 0.1 V power supply

• 165-pin PLASTIC BGA (15 x 17)

• HSTL interface

• DLL/PLL circuitry for wide output data valid window and future frequency scaling

• Pipelined double data rate operation

• Common data input/output bus

• Two-tick burst for low DDR transaction size

• Two input clocks (K and K#) for precise DDR timing at clock rising edges only

• Two Echo clocks (CQ and CQ#)

• Data Valid pin (QVLD) supported

• Read latency : 2.0 & 2.5 clock cycles (Not selectable by user)

• Internally self-timed write control

• Clock-stop capability. Normal operation is restored in 20 μs after clock is resumed.

• ^{User programmable impedance output (35 to 70}Ω)

• Fast clock cycle time : 2.5 ns (400 MHz) for 2.0 clock cycles read latency,

2.0 ns (500 MHz) for 2.5 clock cycles read latency

• Simple control logic for easy depth expansion

• JTAG 1149.1 compatible test access port

• On-Die Termination (ODT) for better signal quality (Selectable ON/OFF by user)

The information in this document is subject to change without notice. Before using this document, please

confirm that this is the latest version.

Not all products and/or types are available in every country. Please check with an NEC Electronics

sales representative for availability and additional information.

Document No. M19960EJ2V0DS00 (2nd edition)

Date Published March 2010

Printed in Japan

2009, 2010

1 234 5 6 7...42

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型号	品牌	描述	获取价格	数据表
UPD44646093AF5-E25-FQ1-A	RENESAS	IC,SYNC SRAM,DDR,8MX9,CMOS,BGA,165PIN,PLASTIC	获取价格
UPD44646093AF5-E30-FQ1-A	RENESAS	IC,SYNC SRAM,DDR,8MX9,CMOS,BGA,165PIN,PLASTIC	获取价格
UPD44646094F5-E27-FQ1	NEC	DDR SRAM, 8MX9, CMOS, PBGA165, 15 X 17 MM, PLASTIC, BGA-165	获取价格
UPD44646094F5-E30-FQ1-A	NEC	DDR SRAM, 8MX9, CMOS, PBGA165, 15 X 17 MM, LEAD FREE, PLASTIC, BGA-165	获取价格
UPD44646095F5-E33-FQ1-A	NEC	DDR SRAM, 8MX9, CMOS, PBGA165, 15 X 17 MM, LEAD FREE, PLASTIC, BGA-165	获取价格
UPD44646096F5-E25-FQ1	NEC	DDR SRAM, 8MX9, CMOS, PBGA165, 15 X 17 MM, PLASTIC, BGA-165	获取价格

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