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TM2TR64EPH

更新时间： 2022-03-30 15:33:11
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德州仪器 - TI /
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描述
SYNCHRONOUS DYNAMIC RAM MODULES

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TM2TR64EPH 数据手册

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ꢀ ꢁ ꢂꢀ ꢃ ꢄ ꢅ ꢆꢇ ꢈꢉ ꢀꢁ ꢅ ꢀꢃꢄ ꢅ ꢆ ꢇ ꢈ  
ꢀ ꢁ ꢂꢀ ꢃ ꢊ ꢂ ꢆꢇ ꢈꢉ ꢀꢁ ꢅ ꢀꢃꢊ ꢂ ꢆ ꢇ ꢈ  
ꢋ ꢌꢍꢎ ꢈ ꢃ ꢏꢍꢏꢐ ꢋ ꢑꢌ ꢍꢒ ꢁꢓ ꢎ ꢃꢒ ꢁ ꢁꢏ ꢑꢐꢔ ꢆꢋ  
SMMS702B − JANUARY 1998 − REVISED APRIL 1998  
electrical characteristics over recommended ranges of supply voltage and operating ambient  
†
temperature (unless otherwise noted) (see Note 3)  
’xTRxxEPH-8  
’xTRxxEPH-8A  
PARAMETER  
TEST CONDITIONS  
UNIT  
MIN  
MAX  
MIN  
MAX  
V
V
High-level output voltage  
Low-level output voltage  
I
I
= − 4 mA  
= 4 mA  
2.4  
2.4  
V
V
OH  
OH  
0.4  
"10  
"10  
0.4  
"10  
"10  
OL  
OL  
0 V ≤ V ≤ V  
DD  
All other pins = 0 V to V  
+ 0.3 V,  
I
I
I
Input current (leakage)  
Output current (leakage)  
µA  
µA  
DD  
I
O
0 V ≤ V ≤ V , Output disabled  
DD  
O
Burst length = 1,  
95  
95  
CAS latency = 2  
CAS latency = 3  
t
≥ t MIN  
RC RC  
I
/I = 0 mA, one bank  
I
Operating current  
mA  
OH OL  
CC1  
activated  
(see Notes 3, 4, and 5)  
CKE ≤ V MAX, t = 15 ns (see Note 6)  
100  
100  
I
I
I
1
1
1
1
CC2P  
CC2PS  
CC2N  
Precharge standby current in  
power-down mode  
IL  
CK  
mA  
mA  
CKE and CK ≤ V MAX, t  
IL CK  
= ∞ (see Note 7)  
CKE ≥ V MIN, t  
= 15 ns (see Note 6)  
30  
30  
IH CK  
Precharge standby current in  
non-power-down mode  
CKE ≥ V MIN, CK ≤ V MAX, t  
= ∞  
IH  
IL  
CK  
I
I
I
I
I
2
3
2
3
CC2NS  
CC3P  
(see Note 7)  
CKE ≤ V MAX, t  
IL CK  
= 15 ns (see Notes 3 and 6)  
Active standby current in  
power-down mode  
mA  
mA  
CKE and CK ≤ V MAX, t  
= ∞  
IL  
CK  
3
3
CC3PS  
CC3N  
(see Notes 3 and 7)  
CKE ≥ V MIN, t  
IH CK  
= 15 ns (see Notes 3 and 6)  
40  
10  
40  
10  
Active standby current in  
non-power-down mode  
CKE ≥ V MIN, CK ≤ V MAX, t  
= ∞  
IH  
IL  
CK  
CC3NS  
(see Notes 3 and 7)  
Page burst, I  
/I  
= 0 mA  
OH OL  
CAS latency = 2  
CAS latency = 3  
140  
150  
140  
150  
All banks activated,  
= one cycle  
I
Burst current  
mA  
CC4  
n
CCD  
(see Notes 8 and 9)  
CAS latency = 2  
CAS latency = 3  
90  
95  
90  
95  
I
I
Auto-refresh current  
Self-refresh current  
t
≤ t  
MIN (see Note 7)  
mA  
mA  
CC5  
RC RC  
CKE ≤ V MAX  
IL  
0.4  
0.4  
CC6  
†
Specifications in this table represent a single SDRAM device.  
NOTES: 3. Only one bank is activated.  
4. = MIN  
5. Control, DQ, and address inputs change state only twice during t  
t
RC  
.
RC  
6. Control, DQ, and address inputs change state only once every 30 ns.  
7. Control, DQ, and address inputs do not change state (stable).  
8. Control, DQ, and address inputs change state only once every cycle.  
9. Continuous burst access, n  
= 1 cycle.  
CCD  
10  
POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251−1443  
1...78910111213...22

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