SY10EL15ZC

更新时间： 2024-11-23 22:59:23

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麦瑞 - MICREL		逻辑集成电路光电二极管输出元件驱动时钟
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描述
1:4 CLOCK DISTRIBUTION

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SY10EL15ZC 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
包装说明：	SOP, SOP16,.25	Reach Compliance Code：	not_compliant
风险等级：	5.79	系列：	10EL
输入调节：	DIFFERENTIAL MUX	JESD-30 代码：	R-PDSO-G16
JESD-609代码：	e0	长度：	9.93 mm
逻辑集成电路类型：	LOW SKEW CLOCK DRIVER	湿度敏感等级：	1
功能数量：	1	反相输出次数：
端子数量：	16	实输出次数：	4
最高工作温度：	85 °C	最低工作温度：
输出特性：	OPEN-EMITTER	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装等效代码：	SOP16,.25
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	240	电源：	-5.2 V
Prop。Delay @ Nom-Sup：	0.75 ns	传播延迟（tpd）：	0.72 ns
认证状态：	Not Qualified	Same Edge Skew-Max（tskwd）：	0.05 ns
座面最大高度：	1.73 mm	子类别：	Clock Drivers
表面贴装：	YES	技术：	ECL
温度等级：	COMMERCIAL EXTENDED	端子面层：	Tin/Lead (Sn85Pb15)
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	30
宽度：	3.94 mm	Base Number Matches：	1

SY10EL15ZC 数据手册

Precision Edge™

SY10EL15

1:4 CLOCK

DISTRIBUTION

SY100EL15

FINAL

FEATURES

■ 50ps output-to-output skew

■ Synchronous enable/disable

■ Multiplexed clock input

Precision Edge™

DESCRIPTION

■ 75KΩ internal input pull-down resistors

■ Available in 16-pin SOIC package

The SY10/100EL15 are low skew 1:4 clock distribution

chips designed explicitly for low skew clock distribution

applications. The device can be driven by either a

differential or single-ended ECL or, if positive power

supplies are used, PECL input signal. If a single-ended

input is to be used the VBB output should be connected

to the CLK input and bypassed to VCC via a 0.01µF

capacitor. The VBB output is designed to act as the

switching reference for the input of the EL15 under single-

ended input conditions, as a result this pin can only

source/sink up to 0.5mA of current.

PIN CONFIGURATION/BLOCK DIAGRAM

CLK CLK

13 12

VBB

CC EN SCLK

VEE

SEL

16 15 14

The EL15 features a multiplexed clock input to allow

for the distribution of a lower speed scan or test clock

along with the high speed system clock. When LOW (or

left open and pulled LOW by the input pull-down resistor)

the SEL pin will select the differential clock input.

The common enable (EN) is synchronous so that the

outputs will only be enabled/disabled when they are

already in the LOW state. This avoids any chance of

generating a runt clock pulse when the device is enabled/

disabled as can happen with an asynchronous control.

The internal flip flop is clocked on the falling edge of the

input clock, therefore all associated specification limits

are referenced to the negative edge of the clock input.

SOIC

TOP VIEW

PIN NAMES

TRUTH TABLE

CLK

SCLK

Function

CLK

SCLK

SEL

Differential Clock Inputs

Synchronous Clock Input

Synchronous Enable

Clock Select Input

SEL

VBB

Reference Output

Q0-3

Differential Clock Outputs

* On next negative transition of CLK or SCLK

Precision Edge is a trademark of Micrel, Inc.

Rev.: G

Amendment:/0

Issue Date: February 2003

12 3 4

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型号	品牌	获取价格	描述	数据表
SY10EL15ZCTR	MICREL	获取价格	1:4 CLOCK DISTRIBUTION
SY10EL15ZG	MICREL	获取价格	1:4 CLOCK DISTRIBUTION
SY10EL15ZGTR	MICREL	获取价格	1:4 CLOCK DISTRIBUTION
SY10EL15ZI	MICREL	获取价格	1:4 CLOCK DISTRIBUTION
SY10EL15ZITR	MICREL	获取价格	1:4 CLOCK DISTRIBUTION
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SY10EL16V_06	MICREL	获取价格	5V/3.3V DIFFERENTIAL RECEIVER
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