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SY100EL56VZCTR

更新时间： 2024-02-03 03:51:28
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麦瑞 - MICREL 复用器
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4页 58K
描述
5V/3.3V DUAL DIFFERENTIAL 2:1 MULTIPLEXER

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SY100EL56VZCTR 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SOIC包装说明：0.300 INCH, SOIC-20
针数：20Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.41
其他特性：ALSO OPERATES AT VEE=-4.2 TO -5.5系列：100EL
JESD-30 代码：R-PDSO-G20JESD-609代码：e0
长度：12.83 mm逻辑集成电路类型：MULTIPLEXER
湿度敏感等级：1功能数量：2
输入次数：2输出次数：1
端子数量：20最高工作温度：85 °C
最低工作温度：-40 °C输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP20,.4封装形状：RECTANGULAR
封装形式：SMALL OUTLINE包装方法：TAPE AND REEL
峰值回流温度（摄氏度）：240电源：-4.5 V
最大电源电流（ICC）：24 mAProp。Delay @ Nom-Sup：0.58 ns
传播延迟（tpd）：0.61 ns认证状态：Not Qualified
座面最大高度：2.65 mm子类别：Multiplexer/Demultiplexers
表面贴装：YES技术：BIPOLAR
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn85Pb15)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：7.52 mmBase Number Matches：1

SY100EL56VZCTR 数据手册

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5V/3.3V DUAL  
DIFFERENTIAL  
2:1 MULTIPLEXER  
SY100EL56V  
FEATURES  
DESCRIPTION  
■ 3.3V and 5V power supply options  
■ 440ps propagation delay  
The SY100EL56V is a dual, fully differential 2:1  
multiplexer. The differential data path makes the device  
ideal for multiplexing low skew clock or other skew  
sensitive signals. Multiple VBB pins are provided to ease  
AC coupling input signals.  
The device features both individual and common select  
inputs to address both data path and random logic  
applications.  
■ Separate and common select  
■ High bandwidth output transitions  
■ Internal 75KΩ input pull-down resistors  
■ Available in 20-pin SOIC package  
The differential inputs have special circuitry which  
ensures device stability under open input conditions.  
When both differential inputs are left open the D input  
will pull down to VEE, the /D input will bias around VCC/2  
forcing the Q output LOW.  
PIN CONFIGURATION/BLOCK DIAGRAM  
TRUTH TABLE  
SEL  
H
Data  
a
b
20  
19  
18  
17  
D
0a  
0a  
1
2
3
4
5
6
7
8
9
V
Q
Q
CC  
L
D
0
VBB0  
0
D0b  
PIN NAMES  
SEL0  
16 COM_SEL  
15 SEL1  
D0b  
Pin  
Function  
D0a–D1a  
D0b–D1b  
SEL0–SEL1  
COM_SEL  
Q0–Q1  
Input Data a  
Input Data b  
D
1a  
D1a  
14  
13  
12  
11  
VCC  
Individual Select Input  
Common Select Input  
True Outputs  
VBB1  
Q
1
D1b  
Q
1
/Q0–/Q1  
Inverted Outputs  
D1b 10  
VEE  
SOIC  
TOP VIEW  
Rev.: C  
Amendment:/1  
Issue Date: May 2000  
1
1234

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