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SII2020ACM64 PDF预览

SII2020ACM64

更新时间： 2024-11-21 20:58:43
品牌 Logo 应用领域
莱迪思 - LATTICE 驱动接口集成电路驱动器
页数 文件大小 规格书
16页 146K
描述
Line Transceiver, 10 Func, 10 Driver, 10 Rcvr, CMOS, PQFP64, 14 X 14 MM, PLASTIC, MS-022BB, MQFP-64

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SII2020ACM64 技术参数

生命周期：Obsolete包装说明：QFP,
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.72
差分输出：YES驱动器位数：10
输入特性：DIFFERENTIAL接口集成电路类型：LINE TRANSCEIVER
接口标准：GENERAL PURPOSEJESD-30 代码：S-PQFP-G64
长度：14 mm功能数量：10
端子数量：64最高工作温度：70 °C
最低工作温度：封装主体材料：PLASTIC/EPOXY
封装代码：QFP封装形状：SQUARE
封装形式：FLATPACK峰值回流温度（摄氏度）：NOT SPECIFIED
认证状态：Not Qualified接收器位数：10
座面最大高度：2.35 mm最大供电电压：2.625 V
最小供电电压：2.375 V标称供电电压：2.5 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子形式：GULL WING
端子节距：0.8 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：14 mm
Base Number Matches：1

SII2020ACM64 数据手册

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SiI2020A SerDes  
Data Sheet  
March 2002  
General Description  
Features  
General  
Silicon Image’s SiI2020A is  
a
serializer/deserializer  
·
·
Fibre Channel-compliant  
Multi-rate: 1.0625 Gbps and 2.125 Gbps  
(SerDes) capable of transmitting and receiving data at  
1.0625 and 2.125 gigabits-per-second (Gbps) targeting Fibre  
Channel applications.  
Designed for power, performance  
Low Power  
and price, the SiI 2020A SerDes makes use of a robust,  
low-power, low-cost, low-jitter, single-PLL CMOS design  
that comes in compact 64-pin, 14 mm MQFP and 10 mm  
·
Single 2.5V supply for core circuits and high-speed  
I/O  
·
Power dissipation at 2.125 Gbps: 425mW (typical),  
665mW (maximum)  
TQFP packages.  
The SiI2020A supports selectable  
transmit and receive data rates for automatic speed  
negotiation and a narrow 10-bit SSTL_2-compatible interface  
for parallel data input/output. The innovative digital, fast-  
locking, single-PLL design enables high data reliability and  
ease-of-design while eliminating the need for external PLL  
capacitors and multiple PLLs.  
Cost Effective  
·
·
·
Standard CMOS technology  
Compact 64-pin, 14 x 14mm MQFP package  
Compact 64-pin, 10 x 10mm TQFP package  
Narrow parallel I/O Interface  
·
·
10-bit interface with DDR for 2.125 Gbps mode  
SSTL_2 and High-Speed Parallel Interface (HSPI)-  
compliant  
Separate transmit byte clock (TBC) for latching  
parallel input data  
The SiI2020A leverages much of the circuit innovation at the  
physical layer of Silicon Image’s proprietary reduced  
overhead Multi-layer Serial Link (MSLTM) architecture, which  
was pioneered and proven with our market-leading  
PanelLinkÒ products. Silicon Image has shipped over 20  
million units of PanelLink products for host systems and  
displays in the PC and the CE markets, notable for their  
noisy operating conditions. The MSL technology is a multi-  
layered approach to providing cost-effective, multi-gigabit  
semiconductor solutions on a single chip for high-bandwidth  
applications.  
·
Highly Reliable Serial Interface  
·
·
·
Separately selectable Tx and Rx data rates  
Single, digital PLL architecture  
Very-low -jitter PLL: 2.7 ps (random jitter), 24.6 ps  
(deterministic jitter)  
Adjustable PLL filter bandwidth  
Variable pre-emphasis control  
Variable on-chip termination resistor  
Full ESD tolerance to 2kV  
·
·
·
·
SiI 2020A Pin Diagram  
Proven Technology  
·
MSLÔ -based technology proven with PanelLinkÒ  
ICs for the PC and the CE markets (2-5 Gbps, over  
20M units shipped)  
64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49  
TBC  
TX[0]  
TX[1]  
RXZ_CNT  
VREFR  
1
2
48  
47  
·
Robust design for “noisy” environments  
3
4
46  
45  
GND  
RX[0]  
RX[1]  
TX[2]  
VREFT  
5
6
44  
43  
TX[3]  
TX[4]  
RX[2]  
SiI2020A  
64-pin  
MQFP/TQFP  
7
8
42  
41  
VDD_SSTL  
TX[5]  
TX[6]  
RX[3]  
RX[4]  
9
40  
39  
10  
RBC_SYNC  
TX[7]  
RX[5]  
RX[6]  
(Top View)  
11  
38  
37  
TX[8] 12  
TX[9] 13  
VDD_SSTL  
RX[7]  
36  
35  
34  
TX_RATE  
14  
15  
RX[8]  
RX[9]  
GND  
NC  
16  
33  
GND  
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32  
Figure 1. SiI2020A Pin Diagram  
Revision A – Data Sheet  
Subject to Change without Notice  
1234567...16

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与SII2020ACM64相关器件

型号 品牌 获取价格 描述 数据表
SII2020ACT64 LATTICE

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