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S27KS0641DPBHA020

更新时间： 2024-11-21 15:50:15
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 内存集成电路
页数 文件大小 规格书
56页 1162K
描述
Memory Circuit,

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S27KS0641DPBHA020 技术参数

是否Rohs认证：符合生命周期：Active
包装说明：VBGA,Reach Compliance Code：compliant
HTS代码：8542.32.00.71Factory Lead Time：1 week
风险等级：2.1Is Samacsys：N
JESD-30 代码：R-PBGA-B24长度：8 mm
内存密度：67108864 bit内存集成电路类型：MEMORY CIRCUIT
内存宽度：8功能数量：1
端子数量：24字数：8388608 words
字数代码：8000000工作模式：SYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：8MX8封装主体材料：PLASTIC/EPOXY
封装代码：VBGA封装形状：RECTANGULAR
封装形式：GRID ARRAY, VERY THIN PROFILE峰值回流温度（摄氏度）：NOT SPECIFIED
筛选级别：AEC-Q100座面最大高度：1 mm
最大供电电压 (Vsup)：1.95 V最小供电电压 (Vsup)：1.7 V
标称供电电压 (Vsup)：1.8 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子形式：BALL端子节距：1 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：6 mmBase Number Matches：1

S27KS0641DPBHA020 数据手册

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S27KL0641/S27KS0641  
S70KL1281/S70KS1281  
3.0 V/1.8 V, 64 Mbit (8 Mbyte)/128 Mbit  
(16 Mbyte), HyperRAM™ Self-Refresh  
DRAM  
Distinctive Characteristics  
Up to 333 MB/s  
HyperRAM™ Low Signal Count Interface  
Double-Data Rate (DDR) - two data transfers per clock  
166 MHz clock rate (333 MB/s) at 1.8 V VCC  
100 MHz clock rate (200 MB/s) at 3.0 V VCC  
Sequential burst transactions  
Configurable Burst Characteristics  
– Wrapped burst lengths:  
3.0 V I/O, 11 bus signals  
– Single ended clock (CK)  
1.8 V I/O, 12 bus signals  
– Differential clock (CK, CK#)  
Chip Select (CS#)  
8-bit data bus (DQ[7:0])  
Read-Write Data Strobe (RWDS)  
– Bidirectional Data Strobe / Mask  
– Output at the start of all transactions to indicate refresh  
latency  
– Output during read transactions as Read Data Strobe  
– Input during write transactions as Write Data Mask  
RWDS DCARS Timing  
– 16 bytes (8 clocks)  
– 32 bytes (16 clocks)  
– 64 bytes (32 clocks)  
– 128 bytes (64 clocks)  
– Linear burst  
– Hybrid option - one wrapped burst followed by linear burst  
– Wrapped or linear burst type selected in each transaction  
– Configurable output drive strength  
– During read transactions RWDS is offset by a second  
clock, phase shifted from CK  
– The Phase Shifted Clock is used to move the RWDS  
transition edge within the read data eye  
Low Power Modes  
– Deep Power Down  
Package  
– 24-ball FBGA  
High Performance  
Performance Summary  
Read Transaction Timings  
Maximum Clock Rate at 1.8 V VCC/VCC  
Q
Q
166 MHz  
100 MHz  
36 ns  
Maximum Clock Rate at 3.0 V VCC/VCC  
Maximum Access Time, (tACC at 166 MHz)  
Maximum CS# Access Time to first word at  
166 MHz (excluding refresh latency)  
56 ns  
Maximum Current Consumption  
64 MB  
60 mA  
50 mA  
300 µA  
40 µA  
128 MB  
72 mA  
100 mA  
600 µA  
N/A  
Burst Read or Write (linear burst at 166 MHz, 1.8 V)  
Power On Reset  
Standby (CS# = HIGH, 3.0 V, 105 °C)  
Deep Power Down (CS# = HIGH, 3.0 V, 105 °C)  
Standby (CS# = HIGH, 1.8 V, 105 °C)  
Deep Power Down (CS# = HIGH, 1.8 V, 105 °C)  
300 µA  
20 µA  
600 µA  
N/A  
Cypress Semiconductor Corporation  
Document Number: 001-97964 Rev. *K  
•
198 Champion Court  
•
San Jose, CA 95134-1709  
•
408-943-2600  
Revised August 04, 2017  
 
1234567...56

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型号 品牌 获取价格 描述 数据表
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