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MT93L00AV

更新时间： 2024-01-11 19:49:12
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页数 文件大小 规格书
39页 640K
描述
Multi-Channel Voice Echo Canceller

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MT93L00AV 技术参数

是否Rohs认证： 不符合生命周期：Transferred
包装说明：LBGA, BGA208,16X16,40Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.8
JESD-30 代码：S-PBGA-B208JESD-609代码：e0
长度：17 mm湿度敏感等级：3
功能数量：1端子数量：208
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：LBGA
封装等效代码：BGA208,16X16,40封装形状：SQUARE
封装形式：GRID ARRAY, LOW PROFILE峰值回流温度（摄氏度）：225
电源：1.8,3.3 V认证状态：Not Qualified
座面最大高度：1.5 mm子类别：Codecs
标称供电电压：1.8 V表面贴装：YES
技术：CMOS电信集成电路类型：ISDN ECHO CANCELLER
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：BALL端子节距：1 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：30
宽度：17 mmBase Number Matches：1

MT93L00AV 数据手册

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MT93L00A  
Data Sheet  
Pin Description (continued)  
PIN #  
PIN  
Description  
Name  
100 PIN  
208-Ball LBGA  
LQFP  
R7  
13  
DTA  
Data Transfer Acknowledgment (Open Drain Output). This  
active low output indicates that a data bus transfer is completed.  
A pull-up resistor (1 K typical) is required at this output.  
T2,T4,T6,T8,T9,T11,  
T13,T15  
15,16,17, D0 - D3, Data Bus D0 - D7 (Bidirectional). These pins form the 8-bit  
19,20,21, D4 - D7 bidirectional data bus of the microprocessor port.  
22,23  
P16,N16,M16,L16,K16, 28,29,30,31,  
J16,H16,G16,F16,E16, 33,34,35,36,  
A0 - A10 Address A0 to A10 (Input). These inputs provide the A10 - A0  
address lines to the internal registers.  
D16  
38,39,40  
57  
B13  
ODE Output Drive Enable (Input). This input pin is logically AND’d  
with the ODE bit-6 of the Main Control Register. When both ODE  
bit and ODE input pin are high, the Rout and Sout ST-BUS  
outputs are enabled.  
When the ODE bit is low or the ODE input pin is low, the Rout  
and Sout ST-BUS outputs are high impedance.  
58  
A8  
Sout Send PCM Signal Output (Output). Port 1 TDM data output  
streams.  
Sout pin outputs serial TDM data streams at 2.048 Mbps with 32  
channels per stream.  
59  
60  
61  
B9  
B11  
B7  
Rout Receive PCM Signal Output (Output). Port 2 TDM data output  
streams. Rout pin outputs serial TDM data streams at  
2.048 Mbps with 32 channels per stream.  
Sin  
Send PCM Signal Input (Input). Port 2 TDM data input streams.  
Sin pin receives serial TDM data streams at 2.048 Mbps with 32  
channels per stream.  
Rin  
Receive PCM Signal Input (Input). Port 1 TDM data input  
streams.  
Rin pin receives serial TDM data streams at 2.048 Mbps with 32  
channels per stream.  
B5  
62  
F0i  
C4i  
Frame Pulse (Input). This input accepts and automatically  
identifies frame synchronization signals formatted according to  
ST-BUS or GCI interface specifications.  
A4  
G2  
63  
90  
Serial Clock (Input). 4.096 MHz serial clock for shifting data  
in/out on the serial streams (Rin, Sin, Rout, Sout).  
MCLK Master Clock (Input). Nominal 10 MHz or 20 MHz Master Clock  
input. May be connected to an asynchronous (relative to frame  
signal) clock source.  
H2  
92  
Fsel  
Frequency select (Input). This input selects the Master Clock  
frequency operation. When Fsel pin is low, nominal 19.2 MHz  
Master Clock input must be applied. When Fsel pin is high,  
nominal 9.6 MHz Master Clock input must be applied.  
5
Zarlink Semiconductor Inc.  
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