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Datasheet > 逻辑 > 触发器/锁存器> MC74HC76ND
MC74HC76ND PDF预览

MC74HC76ND

更新时间： 2024-11-20 12:58:19
品牌 Logo 应用领域
摩托罗拉 - MOTOROLA 触发器
页数 文件大小 规格书
5页 152K
描述
HC/UH SERIES, DUAL NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDIP16

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MC74HC76ND 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：DIP, DIP16,.3Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.89
其他特性：MASTER SLAVE OPERATION系列：HC/UH
JESD-30 代码：R-PDIP-T16JESD-609代码：e0
长度：18.86 mm负载电容（CL）：50 pF
逻辑集成电路类型：J-K FLIP-FLOP位数：2
功能数量：2端子数量：16
最高工作温度：125 °C最低工作温度：-55 °C
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：DIP封装等效代码：DIP16,.3
封装形状：RECTANGULAR封装形式：IN-LINE
峰值回流温度（摄氏度）：NOT SPECIFIED电源：2/6 V
传播延迟（tpd）：38 ns认证状态：Not Qualified
座面最大高度：4.69 mm子类别：FF/Latches
最大供电电压 (Vsup)：6 V最小供电电压 (Vsup)：2 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：CMOS温度等级：MILITARY
端子面层：Tin/Lead (Sn/Pb)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED触发器类型：NEGATIVE EDGE
宽度：7.62 mm最小 fmax：20 MHz
Base Number Matches：1

MC74HC76ND 数据手册

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SEMICONDUCTOR TECHNICAL DATA  
High–Performance Silicon–Gate CMOS  
The MC74HC76 is identical in pinout to the LS76. The device inputs  
are compatible with Standard CMOS outputs; with pullup resistors, they  
are compatible with LSTTL outputs.  
N SUFFIX  
PLASTIC PACKAGE  
CASE 648–08  
16  
1
Each flip–flop is negative–edge clocked and has active–low asynchro-  
nous Set and Reset inputs.  
D SUFFIX  
16  
SOIC PACKAGE  
CASE 751B–05  
The HC76 is identical in function to the HC112, but has a different  
pinout.  
1
• Similar in Function to the LS76 Except When Set and Reset Are  
Low Simultaneously  
ORDERING INFORMATION  
• Output Drive Capability: 10 LSTTL Loads  
• Outputs Directly Interface to CMOS, NMOS and TTL  
• Operating Voltage Range: 2 to 6V  
MC74HCXXN  
MC74HCXXD  
Plastic  
SOIC  
• Low Input Current: 1µA  
• High Noise Immunity Characteristic of CMOS Devices  
• In Compliance With the JEDEC Standard No. 7A Requirements  
• Chip Complexity: 100 FETs or 25 Equivalent Gates  
Pinout: 16–Lead Packages (Top View)  
Clock1  
Set1  
K1  
1
2
3
4
5
16  
15  
14  
13  
12  
LOGIC DIAGRAM  
2
Q1  
Q1  
GND  
K2  
Set1  
Reset1  
J1  
16  
1
15  
14  
K1  
Clock1  
J1  
Q1  
Q1  
V
CC  
4
Clock2  
Set2  
Q2  
Q2  
J2  
6
7
8
11  
10  
9
3
7
Reset1  
Set2  
Reset2  
12  
6
11  
10  
K2  
Clock2  
J2  
Q2  
Q2  
9
8
PIN 5 = V  
PIN 13 = GND  
Reset2  
CC  
FUNCTION TABLE  
Inputs  
Clock  
Outputs  
Set  
Reset  
J
K
Q
Q
L
H
L
H
H
H
H
H
H
H
H
L
L
H
H
H
H
H
H
H
X
X
X
X
X
X
L
X
X
X
L
H
L
H
X
X
X
H
L
L*  
L
H
L*  
No Change  
L
H
L
H
L
H
H
X
X
X
Toggle  
L
H
No Change  
No Change  
No Change  
* Both outputs will remain low as long as Set and Reset are low, but the output states are  
unpredictable if Set and Reset go high simultaneously.  
10/95  
REV 6  
Motorola, Inc. 1995  
12345

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