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MC10124FN

更新时间： 2024-11-17 22:34:27
品牌 Logo 应用领域
摩托罗拉 - MOTOROLA 接口集成电路
页数 文件大小 规格书
7页 129K
描述
Quad TTL to MECL Translator

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MC10124FN 技术参数

是否Rohs认证： 不符合生命周期：Transferred
包装说明：PLASTIC, LCC-20Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.76最大延迟：6.8 ns
输入特性：STANDARD接口集成电路类型：TTL TO ECL TRANSLATOR
JESD-30 代码：S-PQCC-J20JESD-609代码：e0
长度：8.965 mm位数：1
功能数量：4端子数量：20
最高工作温度：85 °C最低工作温度：-30 °C
输出特性：OPEN-EMITTER输出锁存器或寄存器：NONE
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装等效代码：LDCC20,.4SQ
封装形状：SQUARE封装形式：CHIP CARRIER
电源：5,-5.2 V认证状态：Not Qualified
座面最大高度：4.57 mm子类别：Level Translators
表面贴装：YES技术：BIPOLAR
温度等级：OTHER端子面层：Tin/Lead (Sn/Pb)
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD宽度：8.965 mm
Base Number Matches：1

MC10124FN 数据手册

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SEMICONDUCTOR TECHNICAL DATA  
The MC10124 is a quad translator for interfacing data and control signals  
between a saturated logic section and the MECL section of digital systems. The  
MC10124 has TTL compatible inputs, and MECL complementary open–emitter  
outputs that allow use as an inverting/ non–inverting translator or as a  
differential line driver. When the common strobe input is at the low logic level, it  
forces all true outputs to a MECL low logic state and all inverting outputs to a  
MECL high logic state.  
Power supply requirements are ground, +5.0 Volts, and –5.2 Volts.  
Propagation delay of the MC10124 is typically 3.5 ns. The dc levels are  
standard or Schottky TTL in, MECL 10,000 out.  
L SUFFIX  
CERAMIC PACKAGE  
CASE 620–10  
An advantage of this device is that TTL level information can be transmitted  
differentially, via balanced twisted pair lines, to the MECL equipment, where the  
signal can be received by the MC10115 or MC10116 differential line receivers.  
The MC10124 is useful in computers, instrumentation, peripheral controllers,  
test equipment, and digital communications systems.  
P SUFFIX  
PLASTIC PACKAGE  
CASE 648–08  
FN SUFFIX  
PLCC  
CASE 775–02  
P
= 380 mW typ/pkg (No Load)  
= 3.5 ns typ (+ 1.5 Vdc in to 50% out)  
D
t
pd  
t , t = 2.5 ns typ (20%–80%)  
r f  
DIP  
PIN ASSIGNMENT  
B
A
B
A
GND  
C
1
2
3
4
5
6
7
8
16  
15  
14  
13  
12  
11  
10  
9
OUT  
OUT  
OUT  
OUT  
OUT  
LOGIC DIAGRAM  
D
D
C
OUT  
OUT  
OUT  
5
6
4
2
A
IN  
COMMON  
STROBE  
D
C
V
IN  
7
10  
11  
3
1
B
IN  
IN  
V
CC  
EE  
12  
15  
Pin assignment is for Dual–in–Line Package.  
For PLCC pin assignment, see the Pin Conversion  
Tables on page 6–11 of the Motorola MECL Data  
Book (DL122/D).  
13  
14  
Gnd  
=
=
=
PIN 16  
PIN 9  
PIN 8  
V
V
(+5.0Vdc)  
(–5.2Vdc)  
CC  
EE  
3/93  
Motorola, Inc. 1996  
REV 5  
1234567

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