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MC100E154FN

更新时间: 2024-09-27 22:46:23
品牌 Logo 应用领域
摩托罗拉 - MOTOROLA 触发器锁存器逻辑集成电路
页数 文件大小 规格书
4页 111K
描述
5-BIT 2:1 MUX-LATCH

MC100E154FN 技术参数

是否Rohs认证: 不符合生命周期:Transferred
包装说明:PLASTIC, LCC-28Reach Compliance Code:unknown
HTS代码:8542.39.00.01风险等级:5.7
其他特性:FIVE 2:1 MUX FOLLOWED BY LATCH; WITH DUAL LATCH ENABLE系列:100E
JESD-30 代码:S-PQCC-J28JESD-609代码:e0
长度:11.505 mm逻辑集成电路类型:D LATCH
位数:5功能数量:1
输入次数:2端子数量:28
最高工作温度:85 °C最低工作温度:
输出特性:OPEN-EMITTER输出极性:COMPLEMENTARY
封装主体材料:PLASTIC/EPOXY封装代码:QCCJ
封装等效代码:LDCC28,.5SQ封装形状:SQUARE
封装形式:CHIP CARRIER电源:-4.5 V
最大电源电流(ICC):105 mAProp。Delay @ Nom-Sup:0.7 ns
传播延迟(tpd):0.75 ns认证状态:Not Qualified
座面最大高度:4.57 mm子类别:Multiplexer/Demultiplexers
表面贴装:YES技术:ECL
温度等级:OTHER端子面层:Tin/Lead (Sn/Pb)
端子形式:J BEND端子节距:1.27 mm
端子位置:QUAD触发器类型:LOW LEVEL
宽度:11.505 mmBase Number Matches:1

MC100E154FN 数据手册

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SEMICONDUCTOR TECHNICAL DATA  
The MC10E/100E154 contains five 2:1 multiplexers followed by  
transparent latches with differential outputs. When both Latch Enables  
(LEN1, LEN2) are LOW, the latch is transparent, and output data is  
controlled by the multiplexer select control, SEL. A logic HIGH on either  
LEN1 or LEN2 (or both) latches the outputs. The Master Reset (MR)  
overrides all other controls to set the Q outputs LOW.  
5-BIT 2:1  
850ps Max. LEN to Output  
825ps Max. D to Output  
Differential Outputs  
MUX-LATCH  
Asynchronous Master Reset  
Dual Latch-Enables  
Extended 100E V  
Range of – 4.2V to – 5.46V  
75kInput Pulldown Resistors  
EE  
Pinout: 28-Lead PLCC (Top View)  
FN SUFFIX  
PLASTIC PACKAGE  
CASE 776-02  
D
D
D
D
V
Q
Q
4
4b  
4a  
3b  
3a  
CCO  
4
25  
24  
23  
22  
21  
20  
19  
SEL  
LEN1  
LEN2  
Q
Q
18  
17  
16  
15  
14  
13  
26  
3
27  
28  
3
LOGIC DIAGRAM  
V
CC  
Q
Q
D
D
Q
Q
0a  
0
D
MUX  
SEL  
V
1
2
Q
Q
Q
Q
EE  
2
2
1
1
EN  
0
R
R
R
R
R
0b  
MR  
Q
Q
D
D
Q
Q
1a  
1
D
D
MUX  
SEL  
3
0a  
EN  
1
1b  
D
4
0b  
12  
Q
Q
5
6
7
8
9
10  
11  
Q
Q
D
D
2
D
2a  
MUX  
SEL  
EN  
D
D
D
D
V
Q
0
Q
0
1a  
1b  
2a  
2b  
CCO  
2
2b  
* All V  
and V  
CCO  
pins are tied together on the die.  
CC  
Q
Q
D
D
Q
Q
3a  
3
D
MUX  
SEL  
EN  
PIN NAMES  
3
3b  
Pin  
Function  
D
D
Q
Q
D
D
SEL  
– D  
– D  
Input Data a  
Input Data b  
4a  
Q
Q
0a  
0b  
4a  
4b  
4
D
MUX  
SEL  
EN  
4
Data Select Input  
Latch Enables  
Master Reset  
True Outputs  
Inverted Outputs  
4b  
LEN1, LEN2  
MR  
Q
Q
– Q  
– Q  
0
0
4
4
SEL  
LEN1  
LEN2  
TRUTH TABLE  
SEL  
Data  
MR  
H
L
a
b
12/93  
REV 2  
Motorola, Inc. 1996  

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型号 品牌 获取价格 描述 数据表
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QUAD 2:1 MULTIPLEXER