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MC100E156FN

更新时间： 2024-09-28 22:46:23
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摩托罗拉 - MOTOROLA /
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4页 110K
描述
3-BIT 4:1 MUX-LATCH

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MC100E156FN 技术参数

生命周期：Transferred零件包装代码：QLCC
包装说明：QCCJ, LDCC28,.5SQ针数：28
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.54其他特性：THREE 4:1 MUX FOLLOWED BY LATCH; WITH DUAL LATCH ENABLE
系列：100EJESD-30 代码：S-PQCC-J28
JESD-609代码：e0长度：11.505 mm
逻辑集成电路类型：D LATCH位数：3
功能数量：1输入次数：4
端子数量：28最高工作温度：85 °C
最低工作温度：输出特性：OPEN-EMITTER
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装等效代码：LDCC28,.5SQ
封装形状：SQUARE封装形式：CHIP CARRIER
电源：-4.5 V最大电源电流（ICC）：103 mA
Prop。Delay @ Nom-Sup：0.9 ns传播延迟（tpd）：0.8 ns
认证状态：Not Qualified座面最大高度：4.57 mm
子类别：Multiplexer/Demultiplexers表面贴装：YES
技术：ECL温度等级：OTHER
端子面层：Tin/Lead (Sn/Pb)端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
触发器类型：LOW LEVEL宽度：11.505 mm

MC100E156FN 数据手册

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SEMICONDUCTOR TECHNICAL DATA  
The MC10E/100E156 contains three 4:1 multiplexers followed by  
transparent latches with differential outputs. When both Latch Enables  
(LEN1, LEN2) are LOW, the latch is transparent, and output date is  
controlled by the multiplexer select controls (SEL0, SEL1). A logic HIGH  
on either LEN1 or LEN2 (or both) latches the outputs. The Master Reset  
(MR) overrides all other controls to set the Q outputs LOW.  
3-BIT 4:1  
MUX-LATCH  
• 950ps Max. D to Output  
• 850ps Max. LEN to Output  
• Differential Outputs  
• Asynchronous Master Reset  
• Dual Latch-Enables  
• Extended 100E V  
Range of – 4.2V to – 5.46V  
• 75kΩ Input Pulldown Resistors  
EE  
Pinout: 28-Lead PLCC (Top View)  
D b  
D a  
D d  
D c  
D b  
D a  
V
1
1
2
2
2
2
CCO  
25  
24  
23  
22  
21  
20  
19  
FN SUFFIX  
PLASTIC PACKAGE  
CASE 776-02  
18  
Q
Q
SEL0  
SEL1  
MR  
26  
2
17  
16  
15  
14  
13  
27  
28  
2
V
CC  
V
1
Q
Q
V
EE  
1
1
LOGIC DIAGRAM  
LEN1  
LEN2  
2
3
D a  
0
D
Q
Q
0
D b  
4:1  
0
MUX  
CCO  
D c  
0
EN  
0
R
D d  
0
D
12  
Q
0
4
1c  
5
6
7
8
9
10  
11  
Q
D a  
1
D
Q
Q
1
D d  
1
D a  
0
D b  
0
D c  
0
D d  
0
V
CCO  
D b  
4:1  
MUX  
0
1
D c  
1
D d  
1
EN  
* All V  
and V  
pins are tied together on the die.  
1
CC  
CCO  
R
PIN NAMES  
Pin  
Function  
D a  
2
D
Q
Q
2
D b  
4:1  
MUX  
2
D x – D x  
Input Data  
0
3
D c  
2
SEL0, SEL1  
LEN1, LEN2  
MR  
Select Inputs  
Latch Enables  
Master Reset  
True Outputs  
Inverted Outputs  
EN  
2
D d  
2
R
Q
Q
– Q  
– Q  
0
0
2
2
SEL0  
SEL1  
LEN1  
LEN2  
FUNCTION TABLE  
SEL1  
SEL0  
Data  
L
L
H
H
L
H
L
a
b
c
d
MR  
H
7/96  
REV 3  
Motorola, Inc. 1996  
1234

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